多核处理器共享Cache的划分算法

针对多核处理器性能优化问题,文中深入研究多核处理器上共享Cache的管理策略,提出了基于缓存时间公平性与吞吐率的共享Cache划分算法MT-FTP(Memory Time based Fair and Throughput Partitioning)。以公平性和吞吐率两个评价性指标建立数学模型,并分析了算法的划分流程。仿真实验结果表明,MT-FTP算法在系统吞吐率方面表现较好,其平均IPC(Instructions Per Cycles)值比UCP(Use Case Point)算法高1.3%,比LRU(Least Recently Used)算法高11.6%。MT-FTP算法对应的系统平均公平性比LRU算法的系统平均公平性高17%,比UCP算法的平均公平性高16.5%。该算法实现了共享Cache划分公平性并兼顾了系统的吞吐率。

面向飞腾迈创DSP的自主软件栈设计

飞腾迈创DSP是国防科技大学计算机学院为了突破卡脖子技术,解决我国相关重点领域内芯片长久受制于人的现实问题而自主设计的高性能数字信号处理器。由于该系列芯片采用全自主设计的指令集,无法兼容已有的软件,一套自主完备且高效的软件栈是决定飞腾迈创DSP生命力的关键。基于团队长期以来的持续工作,系统阐述了飞腾迈创DSP软件栈的设计原则与层次化架构,重点介绍了包括支持层、编译层以及工具层在内的相关软件工具的创新功能、实现方法以及性能。同时,结合用户的反馈与团队的思考,还讨论了飞腾迈创DSP软件栈未来需要探索的相关问题。

基于龙芯LA132软核处理器的宇航级SoPC设计

针对现有星载计算机主控系统灵活性差和在空间辐射环境中存在单粒子翻转等问题,设计了一种灵活性强、可靠性高、自主可控的宇航级片上可编程系统(System-on-Programmable-Chip,SoPC)。该系统将龙芯LA132软核处理器应用于航天领域,降低了星载计算机主控系统的体积。为系统存储单元设计实现了一种基于矩阵算法的RS(8,4)码,可在无延迟的情况下实现错误检测与纠正功能,增强了系统的可靠性。测试结果表明,该SoPC系统在Xilinx KCU105硬件平台上可实现单周期内对两个错误符号的检测与纠正,满足宇航级安全性与可靠性的需求,为星载计算机主控系统的小型化提供了一种新的解决方案。

基于高密度计算的多核处理器电力芯片低功耗设计系统

多核处理器电力芯片是目前多种系统的重要组成部分,设计低功耗电力芯片,能够更好地保证系统正常运行。目前设计的电力芯片低功耗系统运行速度较慢,功耗难以达到用户要求,为此该文应用高密度计算设计了一种多核处理器电力芯片低功耗系统。兼容系统多核处理器与层次化AHB总线,探索处理器电力芯片的整体结构,集中处理存储数据信息,不断调整系统算法参数,通过高密度分析引入矩阵进行数据解析,确保运行过程的安全性。在分析处理器调度性能的基础上,利用高密度处理对数据进行层次化处理,避免数据冗余造成的系统运行故障。实验结果表明,引入所设计系统后电力芯片功耗减少了60%,加速比达到3.992,可以有效提高电力芯片运行性能。

SoC芯片的RomCode设计与FPGA验证研究

RomCode固化于SoC芯片内部且不可更改,除保证芯片上电时可进入到稳定工作状态之外,仍需满足芯片上电稳定后的不同应用场景和功能需求。该文针对多核ARM处理器SoC芯片,设计一种具备时钟控制、多核启动以及镜像搬移等功能的RomCode。为了确保RomCode设计的稳定性和正确性,基于Palladium与Haps完成FPGA原型验证。验证结果表明,该RomCode设计的功能正常且运行稳定,提高了芯片的流片成功率,加快了软件开发的进度,有效地支撑了SoC芯片其他模块的功能验证。

香山开源高性能RISC-V处理器设计与实现

近年来以RISC-V为代表的开源指令集引领了开源处理器的设计潮流.然而,目前国内外的开源处理器性能尚未满足学术界和工业界的需求.为填补空白,香山处理器项目启动.香山是一款开源高性能RISC-V处理器,采用6发射超标量乱序执行设计,目前在著名开源项目托管平台GitHub上获得超过3200个星标(Star),形成超过400个分支(Fork),成为国际上最热门的开源硬件项目之一,得到国内外企业和研究者的积极支持.香山处理器在近两年时间中历经两代版本演进,第一代“雁栖湖”微架构已经成功流片,回片性能符合预期;第二代“南湖”微架构已进入最后的优化迭代阶段,即将投片,据已知消息,其仿真评估性能在当前开源处理器中排名第一.主要讨论香山前两代微架构的实现细节与设计演进,并系统介绍开发香山过程中的各类挑战与经验.

类脑处理器异步片上网络架构

类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、缺乏电子设计自动化工具实现和验证的问题,提出了一种异步片上网络架构——NosralC,用于构建全局异步局部同步(global asynchronous local synchronous,GALS)的多核类脑处理器.NosralC采用异步链路和同步路由器实现.实验表明,NosralC较同步基线,在4个类脑应用数据集下展现出37.5%~38.9%的功耗降低、5.5%~8.0%的平均延迟降低和36.7%~47.6%的能效提升,同时增加不多于6%的额外资源以及带来较小的性能开销(吞吐量降低0.8%~2.4%).NosralC在现场可编程门阵列(FPGA)上得到了验证,证明了该架构的可实现性.

HyWarm:针对处理器RTL仿真的自适应混合预热方法

在高性能处理器开发中,准确而快速的性能估算是设计决策和参数选择的基础.现有工作通过采样算法和RTL的体系结构检查点加速了处理器RTL仿真,使得在数天内测算复杂高性能处理器的SPECCPU等基准测试的性能成为可能.但是数天的迭代周期仍然过长,性能测算周期仍然有进一步缩短的空间.在处理器RTL仿真过程中,预热过程的时间占比很大.HyWarm框架的提出是为了加速性能测算过程中的预热过程.HyWarm通过微结构模拟器分析负载预热需求,为每个负载定制预热方案.对于缓存预热需求较大的负载,HyWarm通过总线协议进行RTL缓存的功能预热;对于RTL全细节仿真,HyWarm利用CPU分簇和LJF调度缩短最大完成时间.HyWarm相较于现有最好的RTL采样仿真方法,在与基准方法准确率相似的前提下,将仿真完成时间缩短了53%.

面向片外不可信内存的一种实用ORAM方案

目前,大多数计算机系统都面临信息泄露的问题.在物理层面上,处理器芯片和片外不可信内存之间的总线是造成信息泄露的一个安全隐患,攻击者可以窥探内存总线上的数据以及地址,从而获得敏感信息.单独使用数据加密已经不足以保证系统的安全,因为每次内存访问仍然需要明文内存地址.攻击者仍然可以通过总线窥探每次内存访问的地址从而获得隐式信息.解决此问题的可能方法是使用不经意随机访问机(oblivious random access machine,ORAM)方案隐藏访问模式.但是现有的ORAM方案对于每次真实内存访问都涉及大量虚拟访问,明显增加了性能开销.提出了一种分组ORAM方案,该方案将真实内存访问隐藏在指定数量的一小簇虚拟访问中.其性能开销不会随着内存容量增加而增加,且该方案采用了参数化的设计,针对不同平台对安全性以及性能的要求,可以进行灵活配置.通过在Xilinx xc7vx330tFPGA平台上的实验表明,对于1次内存访问,与最先进的Tiny ORAM方案相比,分组ORAM可以显著减少性能开销.

一款高可靠嵌入式处理器芯片的设计

基于申威自主指令系统设计开发了一款高可靠性、高性能嵌入式处理器芯片。该处理器采用SoC技术和AMBA总线架构,片上集成自主研发的申威第3代64位高性能处理器核心Core3,以及PCIe2.0、USB2.0等多种标准I/O接口,基于国内成熟工艺开发,片上集成2.5亿晶体管,在-55℃~125℃宽温下的核心工作频率达到800 MHz,双精度浮点峰值性能为3.2 GFlops,全片峰值功耗小于3.2 W。详细介绍了该处理器为了实现高可靠性、低功耗和高性能等设计目标,在芯片结构设计、可靠性设计、低功耗设计和物理实现方面所采取的技术方法和手段,并给出了芯片频率、功耗和成品率等主要技术指标的测试结果。该处理器已在多个信息设备领域得到了应用,并取得了较好的社会效益。

基于国产设备的智能监控系统体系结构设计

针对并发用户和命令发送次数增多,控制命令传输速率与完整度较差的问题,设计了基于国产设备的智能监控系统体系结构。使用国产龙芯2H型号芯片,控制水电站设备机组内不同装置,采集其运行状态数据,通过100M光纤以太网和网关,将输电站设备机组运行状态数据传输至操作员工作站和监控终端内;依据操作员工作站和监控终端内的水电站设备监控程序,使用移动时窗划分水电站设备运行数据子时间序列,将其与水电站设备位置数据融合,获得了水电站设备时空联合数据;使用模糊C均值聚类方法,依据历史故障数据,检测异常值,实现水电站设备运行异常监控。实验结果表明:该系统在应用过程中具备较好的稳定性和通信传输能力;其采集的水电站设备运行数据较为准确,可有效监控水电站机组内水闸启闭机异常情况,实际应用效果显著。

基于UOS系统下威焱831的PCIE-DMA设计

阐述一种国产化WY-831处理器和FPGA芯片异构通信方案的设计,此方案有效解决国产操作系统的异构计算场景下,国产处理器与FPGA进行高速通信和数据交互问题。探讨硬件框架设计和内核驱动软件设计,对方案进行测试验证,针对不同的数据量进行吞吐量测试。

面向神威众核超算系统的并行计算模型研究

基于异构众核处理器的超级计算机已经成为TOP500高性能计算机的主流,BSP、LogP、PRAM等已有并行计算模型均针对基于多核处理器的超级计算机设计,不能满足日益迫切的基于众核架构的超级计算机和应用发展需求.本文面向“神威·太湖之光”和神威E级原型系统的众核体系结构特点,提出P-PALN(Parallel-Parallel Access via LDM&NOC)并行计算模型,对于计算节点间的并行,该模型沿用BSP/LogP模型描述;对于计算节点内的众核并行,该模型提供私有存储访问和片上阵列通信的众核并行架构的有效描述PALN,能够协助用户进行众核并行算法设计,并在申威众核处理器硬件设计中指导参数的优化.实验结果表明,该模型可有效指导硬件设计和用户众核编程,从而提高系统和应用的性能.

GPS基带SoC中软硬协同设计

针对ARM公司的ARM926EJ-S型号硬核形式固化处理器构建的全球定位系统(GPS)L1波段(中心频率为1575.42MHz)信号基带处理的片上系统(SoC)功耗高、成本高的问题,提出一种基于Cortex-M3开源软核处理器构建的GPS基带SoC系统,以实现处理器核的系统移植:针对软件实现和硬件实现的特点,完成基带处理的软硬件功能划分与协同设计;硬件部分选用Cortex-M3软核和高级微处理器总线架构2.0(AMBA2.0)片上总线为核心进行基带处理SoC架构设计,通过修改ARM公司提供的总线功能模块的软知识产权核(IP core),构建高级高性能总线(AHB)和外围总线(APB)的总体结构,设计若干符合AMBA2.0协议的IP核,并完成基带等相关IP核的挂接,实现SoC系统功能的扩充;软件部分通过C语言完成对系统的初始化、启动等相关配置,并编写卫星导航基带电路的特定测试信号,实现软件对基带IP的灵活配置。仿真结果表明,该系统能够实现对基带IP的灵活配置,满足对器件的低功耗、微集成要求。

水稻直播机播种监测器研究

针对水稻机直播时播种量超限不易察觉的难题,研制了播种监测器。监测器可用键盘进行播种量及播种误差设置,以红外光敏对管作为监视传感器,采用AT89C51单片机对信号进行采集、处理,用显示器实时显示播种量。当播种量超出预设值的范围时,声光报警装置自动报警。监测器具有如下特点:1)监测精度较高,工作可靠;2)可同时监测多播行的播种量,具有可扩展性;3)结构简单,操作方便;4)成本低;5)适用范围广。试验结果表明,各项性能指标均达到了设计要求,实现了水稻直播机播种量的自动监测,为水稻精量直播、增产增收创造了条件。

步进电机控制系统的设计及其应用

介绍了基于MSP430F149单片机的步进电机控制系统的设计。在硬件部分,描述了该系统的硬件配置和工作原理;在软件部分,分析了单片机控制程序和步进电机运动的设计过程。该系统具有研制成本低且扩展好的特点,并具有软件功能强、操作使用简便等优点,满足了兰州重离子加速器冷却储存环(HIRFL-CSR)系统中对五相步进电机的各种控制要求。

基于80C51和KEIL C51的LED点阵显示系统

以16×64LED点阵屏为例介绍了整套LED点阵汉字显示系统的实现方法和原理,用KEIL公司C51语言对单片机80C51进行编程,程序可读性强,实现了80C51与微机的通讯,并使LED屏的显示实现了固定、平移的变换功能。

半主动悬架及其控制系统的时滞控制研究

在建立具有时滞的半主动悬架数学模型的基础上,提出了含时滞的半主动悬架临界时滞求取的理论分析及计算方法,得出了临界时滞与基值阻尼、可控阻尼之间的关系,为半主动悬架及其控制系统时滞控制提供依据。在数值仿真的基础上,开发了以C8051F005单片机为主控件的含时滞半主动悬架模糊控制系统,并进行了台架试验。结果表明,设计的含时滞半主动悬架控制器很好地解决了半主动悬架控制中的“不合拍”现象,为半主动悬架的实际应用奠定了基础。

微环境温湿度智能化测量仪研究

研究了微环境温湿度在线精密测量系统。该系统由传感器、下位机和接口组成 ,具有多点位测量、大容量数据存储、数据掉电保护、自动时钟和与 PC机通讯等多项智能化功能。

高准确度超声波测距仪的研制

利用超声波传感器实现无接触式测距。系统由AT89C2051单片机、超声波发射电路、超声波接收放大电路、环境温度采集电路及显示电路组成。超声波测距仪具有高集成度、响应速度快,测量准确度高(±0.02m)、性能价格比高等特点。