基于国产FPGA的移动通信网信令设计与实现

为提高电信网设备应对异常信令访问的检测能力,需对64K信令进行分析并处理。为了提高解析效率并满足近年来相关产品对自主可控越来越高的要求,设计了一种基于国产现场可编程门阵列(Field Programmable Gate Array, FPGA)的信令解析方案,给出了方案的总体设计思路,并对FPGA实现的功能模块进行详细说明。对系统进行设计时,采用模块化参数化方法以及在关键环节添加状态参数,提高了可扩展性并可以对模块内部运行状态进行监控,最终实现了对信令高效且灵活的解析,主要器件等均为国产。经过测试,可以实现STM-1(STM-Synchronous Transfer Module-1)数据的接入、串并转换、HDLC(High-level Data Link Control)解帧等功能,完成32路64K信令的并发处理,模块运行状态可查可看,达到了预期的效果。以STM-1为例,基于现有功能的模块化设计,可以平滑地扩展到STM-4、STM-16的应用。

基于FPGA的通用卷积层IP核设计

针对目前卷积神经网络在小型化、并行化过程中遇到的计算速度不够、可移植性差的问题,根据卷积神经网络和FPGA器件的特点,提出了一种利用VHDL语言参数化高速通用卷积层IP核的设计方法。利用卷积层的计算方式,将卷积核心设计为全并行化、流水线的计算模块,通过在卷积核心的每一行连接FIFO的方式改善数据流入的方式,减少地址跳转的操作,并加入控制核心使其可以随图像和卷积窗口大小调整卷积层参数,生成不同的卷积层,最后将卷积层与AXIS协议结合并封装成IP核。结果表明,在50 MHz的工作频率下,使用2×2大小的卷积核对100×100的图像进行卷积计算,各项资源利用率不超过1%,耗时204μs,计算速度理论上可以达到最高5 MF/s。因此,设计方案在增加卷积模块可移植性的同时又保证了计算速度,为卷积神经网络在小型化器件上的实现提供了一种可行的方法。

基于VHDL语言的参数化设计方法

随着FPGA制造工艺的不断进步,越来越多的应用可以在FPGA中实现。虽然用于FPGA设计的VHDL语言具有很好的可移植性,但是FPGA芯片的可用资源不尽相同,因此对设计的规模进行参数化才能实现设计的可移植及充分利用FPGA的资源。此外,同一算法在不同的应用领域中,也会需要对其规模进行改变。设计的参数化是指只需要对参数进行设定就可以自动生成相应规模设计的技术。首先提出了一种基于综合工具的VHDL参数化设计方法,其次以多路奇偶校验生成器为例,详细说明了参数化的基本过程,最后在HMMer的FPGA实现中应用所提出的方法,从而实现对运算单元数量的控制。所提出的参数化方法具有操作简单、代码变动小、无需要第三方代码支持等优点。实验表明,该方法是VHDL设计中成本小、效果好的参数化设计方案。

标准单元电路-版图设计自动优化技术

提出了一种标准单元的电路-版图设计自动优化技术。根据目标电学性能等确定电路中器件的参数值,然后根据参数变化微调现有的标准单元版图,快速自动生成符合设计规则的新版图。该技术可从新版图中获取电路寄生参数,对电路的电学性能进行评估,进一步提高电路-版图设计自动优化速度。测试表明,该技术既可以用于加速标准单元建库和设计移植,也可以支持对更高层的SOC设计进行延时和功耗的在位优化,加速设计收敛,可缩短开发周期。