加法器溢出处理的优化设计与实现

本文提出了一种带溢出处理功能的加法与分支模块的新结构。这种结构无需等待特定的溢出判断信号,从而减少了溢出处理的延时开销。本文主要针对关键路径上控制信号的竞争问题,提出了两种解决方案。基于数学的角度重新分析各控制信号与数据输入之间的关系,把较早到达的0或1提前参与运算。而把较晚到达的0或1推迟参与运算,利用前一级运算的时间生成晚到的控制信号,成功地解决了关键路径上控制信号的竞争问题。此设计在0.13μmCMOS工艺中实现,版图后仿真最大延时为590ps,较之前结构减少了210ps,达到预期优化目的,实现了时序收敛,有效地提高了加法器的运算效率。