DPSD算法的FPGA高效实现

为有效降低实际应用中多通道低频正余弦信号以及高频正余弦信号的DPSD检测算法对DSP处理能力的过高要求,分析了数字信号处理硬件一般架构,提出基于现场可编程门阵列(FPGA)的DPSD算法实现的2种有效架构。针对多通道检测,该架构能够显著降低硬件资源消耗;针对高频检测,架构最大可实现采样率为系统时钟。该结构在FPGA A3P400实现最大70Mbit/s的采样率,能够极大地降低DSP在高采样率时DPSD的计算负担。讨论了设计思路与方法以及新设计在FPGA中的实现,给出详细的硬件结构、有限状态机(FSM)图、FPGA硬件资源消耗以及仿真测试结果。这2种基于FPGA的DPSD架构具有灵活的可配置性,在保证计算精度的同时,可满足不同的通道数量以及速率检测需求。

电阻抗成像中高速高精度数字相敏检波器设计

电阻抗成像对测量系统的精度和速度都有较高要求,为此研制了基于现场可编程门阵列(field programmable gate array,FPGA)的数字相敏检波器(digital phase-sensitive detector,DPSD)用于电阻抗成像的数据测量。在分析DPSD原理的基础上,推导出信噪比与采样点数和采样分辨率的关系。给出了测量系统的实现方案,提出了基于直接数字频率合成(direct digitalsynthesis,DDS)技术的模数转换器(analog-to-digital converter,ADC)时钟设计方法。采用高速多通道ADC芯片,辅以低抖动ADC时钟电路,最终由FPGA实现实时DPSD算法。实验测试结果显示,测量准确度可达0.03%,系统信噪比可达85dB。琼脂模型成像实验证明其性能可以较好地满足电阻抗成像的要求。

开放式电阻抗成像中数字相敏检波器设计

开放式电阻抗成像技术对测量系统的精度要求很高,为此研制了基于FPGA的数字相敏检波器(DPSD)以用于电阻抗成像的数据测量。通过分析DPSD的信号采集与计算原理,给出了关键参数的计算,基于DDS技术的ADC时钟设计方法。同时设计了高速多通道ADC转换电路,低抖动性能的ADC时钟电路、FPGA实现实时数字相敏检波的计算方法,提高了系统的信噪比。经实验测试表明,在1KHz^1MHz正弦信号注入频率的条件下,系统的信噪比最高可达104dB,精度高,稳定度好。