基于AHB总线的双通道DMA控制器的系统设计

直接存储存取是一种在各个模块间进行大量数据传输的高速度、高效率的传输方式。在CPU对DMA进行初始化配置后,允许DMA作为主机占用总线,直接对外围设备和存储器的数据进行读写,实现外设和存储器、存储器和存储器之间的数据传输,不再需要CPU的干预,可以解放CPU,极大提高数据传输效率。本文旨在基于AHB总线协议的双通道DMA控制器实现外设与存储器之间的数据传输。

基于PCIeDMA缓冲池的流量控制协议

随着航空电子的发展,机载计算机对通信性能提出了更高的要求。PCIe总线的直接存储器存取(Direct Memory Access,DMA)通信方式凭借高吞吐量、低时延及低中央处理器(Central Processing Unit,CPU)占用率等优势,广泛应用于嵌入式计算机通信。在复杂网络拓扑的PCIe架构中,由于通信节点接收数据和发送数据的协议差异或中间介质差异,导致入向流量和出向流量速率不匹配,造成数据缺失。因此,文章设计了一种基于PCIeDMA缓冲池的流量控制协议,以控制模块间的通信流量。利用多级缓冲技术,在节点中配置环形缓冲池,可回收利用总线空间。利用同步互斥技术为高速数据转发争取时间,避免了多节点设备转发数据出现滞后性和数据缺失问题。

vsocket:一种基于RDMA的兼容标准套接字加速方法

为了兼容Linux标准套接字,同时利用RDMA提高使用套接字的程序的性能,提出在上层应用与底层RDMA之间搭建一个中间件——Viscore Socket adaptor(简称vsocket);通过拦截socket API,将上层应用通过套接字收发的数据流无缝转接到RDMA承载上。vsocket绕过管理收发缓冲区的内核,针对TCP和UDP分别实现了用户空间的内存管理机制,使用RC类型的RDMA网络支持TCP加速,使用UD类型的RDMA网络支持UDP加速,并重用Linux UDP来辅助其路由。实验结果表明vsocket能够保证Linux标准套接字接口的兼容性,提升网络性能,摆脱Linux内核网络协议栈的限制,改善收发数据的延迟与带宽。

适用于可重构网络安全处理器的链式多通道分组DMA

为了提高可重构网络安全处理器中CPU、密码模块和网卡等各功能部件之间的数据传输效率,提出了一种链式多通道分组直接存储器存取(direct memory access,DMA)传输方式,设计了链式多通道分组DMA的硬件架构,使用65 nm CMOS工艺标准单元库对链式多通道分组DMA进行了ASIC实现并搭建了仿真验证平台,结果表明使用链式多通道DMA的可重构网络安全处理器内部通信性能明显提升.

基于RDMA的区块传输机制设计与实现

随着区块链技术的不断发展,区块的传输延迟成为区块链系统可扩展性的性能瓶颈。远程直接内存访问(RDMA)技术能够支持高带宽和低时延的数据传输,为低延迟区块传输提供了新的思路。因此,结合RDMA原语的特性,设计了用于区块信息共享的区块目录结构,并在此基础上设计并实现了区块传输的基本工作过程。实验结果表明,相较于基于TCP的方案,在1 MB大小的区块上基于RDMA的区块传输机制将节点间的区块传输延迟降低了44%,全网络的区块传输延迟降低了24.4%,在10000节点规模的区块链上,区块链发生临时分叉的数量降低了22.6%。可见,基于RDMA的区块传输机制充分发挥了高速网络的性能优势,降低了区块传输延迟及临时分叉的数量,提高了现有区块链系统的可扩展性。

面向两段锁并发控制的RDMA优化技术

分布式事务的性能优化是学术界和工业界的研究热点之一。基于两段锁的并发控制技术可以保证并发事务调度的正确性,目前广泛应用于主流的商用和开源分布式数据库中。然而,现有的研究结果表明,基于传统TCP/IP协议以及Share-Nothing架构的分布式事务处理技术,受制于事务调度器的CPU低利用率、事务调度器与存取节点的网络高延迟,分布式事务的性能瓶颈明显。针对上述两个问题,提出基于远程直接数据存取(RDMA)的两段锁(2PL)并发控制优化技术,利用RDMA的高带宽、低延时以及内核旁路(消除了TCP/IP协议栈所带来的CPU开销)特性,提升分布式事务的性能。主要贡献包括基于RDMA的网络通信算子重写与优化,利用RDMA单边施加、释放读写锁时的原子性保障。基于YCSB测试基准的实验结果表明:单边排他锁算法和单边读写锁算法分别在低、高冲突负载下具有相对优越性;引入RDMA的2PL并发控制,在高冲突负载下,NO WAIT和WAIT DIE两种模式最高可分别实现5.3倍和10.6倍的吞吐量提升。

BOOM-KV:基于RDMA的高性能NVM键值数据库

随着英特尔傲腾数据中心持久化内存模块(DCPMM)开始进入市场以及远程直接内存访问(RDMA)硬件成本的降低,设计融合非易失性内存(NVM)和RDMA的键值(KV)数据库面临新的机遇和挑战。构建基于NVM和RDMA的KV数据库的关键在于设计一个高效的通信协议。遗憾的是,现有工作或采用NVM不感知的RDMA协议,或采用低效的NVM感知的RDMA协议,这导致它们无法最大化KV数据库的性能。本文提出了BOOM协议——一种新型的NVM感知的RDMA协议。相较于NVM不感知的协议,BOOM协议允许直接对远端NVM进行RDMA操作,消除了冗余的数据拷贝;相较于现有的NVM感知的协议,它可以显著减少元数据请求,降低KV请求的端对端延迟。在BOOM协议的基础上构建了BOOM-KV,并针对服务端中央处理器(CPU)利用率和宕机持久化等问题进一步进行优化。将BOOM-KV与最新的研究成果进行对比,结果表明,BOOM-KV能显著降低请求延迟,其中PUT延迟最大降低了42%,GET延迟最大降低了41%,并且展现出良好的扩展性。

基于RDMA的高性能单向数据采集技术研究

高性能数据采集技术是提高数据分析效率的重要前提。为解决当前数据采集技术中安全性低、传输时延高、CPU开销大的问题,设计一种基于远程直接内存访问的高性能单向数据采集(ODAR)架构,提高数据采集过程中的安全性和传输性能。针对传输时数据正确性问题,基于可靠性的数据封装策略,设计动态内存优化策略解决内存分配时存在的时延问题,并提出基于优先级的数据传输调度算法解决高吞吐量数据传输中存在的带宽利用率低的问题。实验结果表明,相对于基于UDP协议实现的单向数据采集技术,ODAR架构的吞吐量平均提高了57.01%,传输时延与CPU开销平均降低了61.27%与68.01%,并且大幅提高了数据传输的准确率,内存分配时的时延平均降低了80.15%,网卡带宽利用率平均提高了33.03%。

通用多通道高性能DMA控制器设计

直接存储器存取(DMA)是计算机应用系统中用于提高数据传输速率和微处理器使用效率的一项重要技术.文中提出了一种功能较为完备的通用多通道DMA控制器的设计方法,给出了系统仿真和测试结果.该控制器具有8通道,支持优先级和轮转相结合的仲裁机制,利用地址掩码和指针实现FIFO型环形缓冲.采用流水线结构设计,支持硬件握手模式和链表描述符传输方式,具有传输速度快和编程灵活的优点,适用于网络通信、多媒体处理等多种应用领域.

MCS-DMA:一种面向SoC内DMA传输的内存控制器优化设计

当前主流片上总线协议——AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计:在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定.一方面实现数据预取,提升了单个DMA传输时的总线带宽利用率;另一方面使访存请求在内存控制器内部流水化完成,提升多个DMA并发时的总线带宽利用率.将该设计应用到北大众志SKSoC后,单个DMA传输时的总线带宽利用率提升至100%,多个DMA并发时的总线带宽利用率从33.3%提升至85.5%,而芯片的设计面积仅增加2.9%.

国产SW26010-Pro处理器上3级BLAS函数众核并行优化

BLAS(basic linear algebra subprograms)是最基本、最重要的底层数学库之一.在一个标准的BLAS库中,BLAS 3级函数涵盖的矩阵-矩阵运算尤为重要,在许多大规模科学与工程计算应用中被广泛调用.另外,BLAS 3级属于计算密集型函数,对充分发挥处理器的计算性能有至关重要的作用.针对国产SW26010-Pro处理器研究BLAS 3级函数的众核并行优化技术.具体而言,根据SW26010-Pro的存储层次结构,设计多级分块算法,挖掘矩阵运算的并行性.在此基础上,基于远程内存访问(remote memory access,RMA)机制设计数据共享策略,提高从核间的数据传输效率.进一步地,采用三缓冲、参数调优等方法对算法进行全面优化,隐藏直接内存访问(direct memory access,DMA)访存开销和RMA通信开销.此外,利用SW26010-Pro的两条硬件流水线和若干向量化计算/访存指令,还对BLAS 3级函数的矩阵-矩阵乘法、矩阵方程组求解、矩阵转置操作等若干运算进行手工汇编优化,提高了函数的浮点计算效率.实验结果显示,所提出的并行优化技术在SW26010-Pro处理器上为BLAS 3级函数带来了明显的性能提升,单核组BLAS 3级函数的浮点计算性能最高可达峰值性能的92%,多核组BLAS 3级函数的浮点计算性能最高可达峰值性能的88%.

基于PCIE驱动程序的数据传输卡DMA传输

为提高数据传输速度,研制了一套基于PCIE接口的数据发送和接收系统。该系统主要由4部分组成:数据发送卡、数据接收卡、PCIE驱动程序以及上位机应用程序。文中介绍了数据传输卡的基本原理和构成,重点研究了在Windows XP系统下利用WinDriver开发PCIE设备驱动程序的主要步骤、DMA数据传输的实现和中断响应的处理。经测试,该数据传输系统比较稳定,开发的驱动程序可以实现数据的高速传输。

基于PCIe的多路传输系统的DMA控制器设计

为了避免PCIe传输过程中PIO写延时、主机与嵌入式处理系统交互次数过多等问题对于传输带宽的影响,设计了一种基于命令缓冲机制的直接存储访问(DMA)控制器以提高传输带宽利用率。采用FPGA端内部设置命令缓冲区的方式,使得DMA控制器可以缓存PC端的数据传输请求,FPGA根据自身需求动态地访问PC端存储空间,增强了传输灵活性;同时,提出一种动态拼接的DMA调度方法,通过合并相邻存储区访问请求的方式,进一步减少主机与硬件的交互次数和中断产生次数。系统传输速率测试实验中,DMA写最高速率可达1 631 MB/s,DMA读最高速率可达1 582 MB/s,带宽最大值可达PCIe总线理论带宽值的85.4%;与传统PIO方式的DMA传输方法相比,DMA读带宽提升58%,DMA写带宽提升36%。实验结果表明,本设计能够有效提升DMA传输效率,明显优于PIO方式。

基于DMA的高速UART串口通信设计与实现

使用直接内存存取(DMA)方式接收报文时,必须先向DMA控制器指定需要接收的字节。当DMA控制器接收到指定字节后,产生DMA传输中断。但是在实际应用时,串口接收报文的字节往往是不固定的。针对DMA必须接收固定长度的数据才产生传输中断的不足,设计了外部中断与定时器相结合的方法来解决这一问题。该方法兼顾了DMA传输不需要CPU干预的优点,又弥补了其不能传输不定长数据的缺陷。外部中断由一个与串口RXD引脚相连接的外部引脚产生。该中断产生的EVENT事件与定时器的输入事件相关联。设置定时器为Retrigger模式,接收到EVENT事件后清零定时器的累计时间;而当定时器一定时间内接收不到EVENT事件后就会超时产生中断,在超时中断服务程序中进行报文处理。由于使用了定时器超时中断进行报文处理,实现了不定长报文的接收和处理,满足了串口通常传输不定长报文的需求。

基于DMA的连续脉宽数据采集装置

提出了一种基于DMA的连续脉宽数据采集装置。该装置以STM32F767ZI单片机作为主控CPU,利用DMA的快速数据搬运能力,在无CPU干预的情况下,将定时器在输入捕获模式下测得的连续脉宽数据快速转运至内存存储,提高CPU的指令执行效率,实现较宽频率范围内的多通道连续脉宽参数的等精度获取。对连续脉宽数据采集装置进行标定。结果显示:该方法在高频段测量时,精度优于传统测量方法,测量频率范围宽,有效避免传统方法存在数据漏采漏读的弊端,具有较高的实用价值。

TMS320C3x高速数据采集的DMA实现

介绍了通用数字信号处理器 TMS32 0 C3x的 DMA结构及其应用设计 ,分析了采用 C3xDMA进行高速实时数据采集的硬件和软件设计要点 ,成功实现了 DMA高速数据采集和数据运算的并行处理 ,使系统具有较高的集成度和性价比。

一种用于图像加速的DMA2D控制器

随着片上系统(SoC)规模的不断增大,直接内存存取(DMA)控制器的功能也越来越完善,但目前对DMA控制器用于图像处理方面的理论研究和实现方法却鲜有报道。为了提高液晶屏(LCD)图像的刷新速度并降低内核的资源占用,提出了一种用于图像数据处理的二维DMA(DMA2D)控制器。该控制器基于先进高性能总线(AHB)完成数据传输,支持多种RGB图像输入输出格式并且能够进行两层图像的混合处理运算。对DMA2D的技术和工作原理进行分析,提出了较为完善的DMA2D控制器的设计方案。后端设计基于28 nm工艺库,测试结果表明,DMA2D控制器的工作频率可达到180 MHz,面积仅为400μm×500μm,相比于通用DMA控制器,其面积减小约69%,功耗仅为2.97 mW。DMA2D控制器加速启用后,速度提升约60%,数据传输速度可达330 MiB/s,显著提高了液晶屏的图像刷新速度。

MPEG-2解码芯片的AMBA总线和DMA控制器设计

MPEG-2是目前应用最广泛的数字音视频编码的国际标准,采用Top-Down的方法,完成了MPEG-2解码系统芯片中的AMBA(Advanced Microcontroller Bus Architecture)总线和DMA(Direct Memory Access)控制器的RTL级代码设计,并搭建测试平台进行功能仿真,最后通过了FPGA的验证。测试结果表明该设计能够在150MHz频率下工作,满足数字电视标清和高清的标准要求。

利用EDMA实时传输数字视频图像

该文提出了一种利用EDMA实时传输数字视频图像信号的方法,给出了利用双通道EDMA实现数字视频信号传输的实例;实验证明,利用这个方法可以在没有CPU干预的情况下,有效地完成数据传输。

基于PCIE的SG DMA高速数据传输系统

结合高速数据加密卡这一具体应用,介绍了PCI Express总线协议、基于PCI Express的高速数据传输系统构成和以FPGA为核心的硬件电路,并对Windows XP系统下借助WinDriver生成PCIE设备驱动程序、采用SG DMA方式实现数据传输予以阐述,程序在Arria Ⅱ GX开发板上调试成功。该系统采用FPGA的PCIE硬核实现PCI Express总线的接口逻辑,摒弃了专用总线接口芯片,大大提高了设计的灵活性和可扩展性;采用SG DMA方式又满足了数据传输量大时对速度的要求。