一种11bit流水线高速模数转换器

为解决流水线模数转换器(ADC)在连续工作时功耗高、电容器匹配度有限以及运算放大器大摆幅输出信号下线性度下降的问题,基于0.5μm BCD工艺,设计了一款11 bit流水线高速ADC。提出了无采样保持放大器、幅度减半和多位量化相结合的设计方法,使ADC在大摆幅信号下有足够的线性度来处理信号,同时使电容数模转换器(DAC)的匹配精度满足ADC分辨率的要求,极大地降低了对电容阵列几何参数的匹配精度要求,具有较低的功耗。采用Cadence Virtuoso设计版图,测试结果表明,芯片的微分非线性(DNL)在-0.5~+0.5 LSB范围内,有效位数(ENOB)为10.61 bit,功耗为97 mW,获得了较好的性能。

一种具有纹波消除技术的10 bit SAR ADC

逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC。通过增加纹波至比较器输入端的额外路径,将参考纹波满摆幅输入至比较器中;同时设计了消除数模转换器(DAC)模块,对参考纹波进行采样和输入,通过反转纹波噪声的极性,消除参考纹波对ADC输出的影响。该设计将信噪比(SNR)提高到56.75 dB,将有效位数(ENOB)提升到9.14 bit,将积分非线性(INL)从-1~5 LSB降低到-0.2~0.3 LSB,将微分非线性(DNL)从-3~4 LSB降低到-0.5~0.5 LSB。

ADC-ADS1255实现23 Bits有效位的应用

文中介绍了24 BitsΣ-△型模数转换器ADS1255主要特性。利用ADS1255典型单极性输入电路和AD8138单极-差分变换器构成的差分输入电路,采用AD580M高性能芯片的参考电压电路、优化了供电电源纹波处理方法、注意了印刷电路板的设计,最后在恒温下对ADS1255采集板进行有效位数测试。结果表明,单极性输入采样率为2.5SPS时,有效位数(ENOB)达到22.6Bits。

一种ENOB达23位的ADC应用研究

通过对美国TI公司推出的24位高精度A/D转换器ADS1255的实验研究,给出了ADS1255实现23位ENOB的硬件测量电路、软件设计,并利用电路内部噪声的测试方法对ADS1255进行测试,结果表明ADS1255在单端、差分输入时的有效精度分别达到了22.87、22.85位。文末给出了提高ADS1255精度的一些设计要点。

基于建立-向下偏转过程11-bit 1-MS/s逐次逼近型模数转换器的设计

采用0.35μm CMOS工艺设计了一款基于建立-向下(set-and-down)偏转过程11-bit1-MS/s的逐次逼近型模数转换器(SAR ADC),分析了电容网络的偏转过程。采用本文电容偏转过程的11-bit SAR ADC平均电容偏转能耗比传统的SAR ADC降低了81.25%,且单位电容的总数与传统SAR ADC相比也降低了50%。采用0.35μm 2P3M CMOS工艺对SARADC电路进行了版图绘制,版图尺寸约为705μm×412μm。后仿真结果表明,信号与噪声和失真比达到了66.6dB,有效精度达到了10.7bit。

400MHz 12bit TIADC电路设计与误差校正

时域交错模数转换(TIADC)是目前高速高分辨率 ADC 设计的一种有效方案。通过一个400MHz 12bit ADC 的 PCB 设计,阐述了 TIADC 设计中的一些普遍问题,在误差分析的基础上给出一种硬软件综合校正方法。实测结果表明了设计的有效性。

高精度SAR ADC电容阵列设计及校准算法

在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。

一种新的高分辨率ADC有效位数测试方法

谱分析法和正弦拟合法是ADC动态特性测试的两种常用方法。但在测试信号源信噪比较低的情况下,两种方法的测试结果都存在较大的偏差。提出了一种新的ADC动态性能测试方法,该方法能较好消除信号源对测量结果的影响,使得在普通信号源下可以测试高分辨率的ADC。仿真分析证明了这一测试方法的正确性。最后给出了采用该方法对一ADC系统的实测结果。

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC)。为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构。重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为72 d B,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB。整个ADC性能达到设计要求。

8位10MSPS流水折叠式ADC的性能测试和分析

利用信号完整性分析方法,研究探讨了高速ADC的性能指标测试问题。通过实验仿真,对一个自主设计的分辨率为8位、采样速率最高达10 MSPS的高速流水折叠式ADC进行了相关测试分析;分别给出了静态和动态测试结果。结果表明,信号完整性分析方法可以有效地用于高速中分辨率ADC的动态和静态测试。

一种双采样保持器6位20 MSPSA／D转换器

提出了一种双采样保持器的6位20 MSPS A/D转换器。电路采用两个彼此串联的采样保持器和一个3位并行式A/D转换器。伴随着20MHz双相差分时钟,3位并行式A/D转换器在时钟前半周期转换出高3位数字,并产生3阶模拟余量;在时钟后半周期,再利用该余量转换出低3位数字。既充分利用时钟时间,又充分提高了器件的利用率,大大降低了器件成本。通过实验仿真,进行了相关测试分析,给出了动态测试结果。

信号处理系统的AD有效位数

数字信号处理采用FPGA或DSP处理器来完成,而实际物理信号都以模拟形式存在。两者之间通过AD转换或DA转换联系起来,AD转换器是数字信号处理的重要器件。AD器件的性能决定了处理的数字信号的质量。有效位数是ADC的重要参数指标,如何测量系统的AD有效位数评估信号处理系统是我们面临的实际问题。参考测量AD有效位数的相关方法和公式,提出了实用测量方式。根据信号或通讯系统本身的特点,测量AD有效位数能有效地衡量系统动态范围。

超宽带信号监测处理中关键技术研究

以瞬时带宽超过1 GHz的超宽带信号监测处理为应用背景,利用高性能FPGA和超高速ADC实现了超高速数据采集、海量数字存储的技术方案。基于此方案的终端处理系统采用软件无线电技术架构,对1 GHz超宽带信号具有实时监测处理功能、实时引导干扰能力;实验测得系统采样速率600 Msps时系统信纳比达到44 dB,有效位数为7.1b,达到了较好的实验效果。

正交实验方法在传感器数字化参数优化中应用

针对传感器数字化参数配置优化比较复杂的问题,以称重传感器的数字化为例,提出以测量值有效比特位作为优化综合指标,采用正交实验法分析了数字化过程中的主要配置参数,包括电源激励方式,ADC斩波方式,滤波器阶数以及50/60Hz工频抑制功能设置。确定了各因素对测量值影响的主次顺序,找出了最优参数配置。验证实验结果表明:,优化参数配置方案具有可行性和有效性。

关于ADC有效位数测试方法及工程应用

在进行雷达信号处理时,需要对回波的数据进行下变频以及A/D转换。此时ADC的性能直接影响后续的处理效果。ADC的静态特性和动态特性中一个很重要的指标就是有效位数。具体测试中首先通过MATLAB对数据进行FFT仿真分析,通过Hanning窗来防止频谱泄露,之后对有效位数公式进行转换得出改进后的正弦波测试方法。经过验证该方法在工程应用中获得较好的效果。