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Emerging Challenges in ESD Protection for RF ICs in CMOS 被引量:2
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作者 王自惠 林琳 +2 位作者 王昕 刘海南 周玉梅 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第4期628-636,共9页
On-chip electrostatic discharge (ESD) protection design has become an emerging challenge for radio-frequency (RF) integrated circuits (IC) design as IC technologies migrate into the very-deep-sub-micron (VDSM)... On-chip electrostatic discharge (ESD) protection design has become an emerging challenge for radio-frequency (RF) integrated circuits (IC) design as IC technologies migrate into the very-deep-sub-micron (VDSM) regime and RF ICs move into multi-GHz operations. The key problem originates from the complex interaction between the ESD protection circuitry and the core RF IC circuit under protection. This paper discusses the recent development in RF ESD protection research and design,outlining emerging challenges, new design methods,and novel RF ESD protection solutions. 展开更多
关键词 electrostatic discharge esd protection RF esd PARASITIC
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Low-leakage diode-triggered silicon controlled rectifier for electrostatic discharge protection in 0.18-μm CMOS process
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作者 Xiao-yang DU Shu-rong DONG +2 位作者 Yan HAN Ming-xu HUO Da-hai HUANG 《Journal of Zhejiang University-Science A(Applied Physics & Engineering)》 SCIE EI CAS CSCD 2009年第7期1060-1066,共7页
A diode-triggered silicon controlled rectifier (DTSCR) is being developed as an electrostatic discharge (ESD) pro- tection device for low voltage applications. However, DTSCR leaks high current during normal operation... A diode-triggered silicon controlled rectifier (DTSCR) is being developed as an electrostatic discharge (ESD) pro- tection device for low voltage applications. However, DTSCR leaks high current during normal operation due to the Darlington effect of the triggering-assist diode string. In this study, two types of diode string triggered SCRs are designed for low leakage consideration; the modified diode string and composite polysilicon diode string triggered SCRs (MDTSCR & PDTSCR). Com- pared with the conventional DTSCR (CDTSCR), the MDTSCR has a much lower substrate leakage current with a relatively large silicon cost, and the PDTSCR has a much lower substrate leakage current with similar area and shows good leakage performance at a high temperature. Other DTSCR ESD properties are also investigated, especially regarding their layout, triggering voltage and failure current. 展开更多
关键词 electrostatic discharge (esd protection Diode-triggered silicon controlled rectifier (DTSCR) Leakage current
原文传递
高压GGNMOS器件结构及工艺对ESD防护特性的影响
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作者 傅凡 万发雨 +1 位作者 汪煜 洪根深 《固体电子学研究与进展》 CAS 2024年第2期178-182,共5页
基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实... 基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实际应用中受到限制。本文通过计算机辅助设计技术仿真及传输线脉冲实验研究了工艺参数及版图结构对器件ESD防护性能的影响。结果表明,增加漂移区掺杂浓度可以有效提高器件失效电流;加强体接触和增加漂移区长度可以提高器件的维持电压,但失效电流会有所下降,占用版图面积也会更大。 展开更多
关键词 静电放电防护 栅极接地NMOS 维持电压 失效电流
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小规模在线演化组合电路的ESD主动防护特性 被引量:3
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作者 满梦华 原亮 +3 位作者 巨政权 常小龙 施威 谢方方 《高技术通讯》 CAS CSCD 北大核心 2012年第10期1077-1082,共6页
利用电磁环境效应实验与行为级失效建模方法,研究了在线演化组合逻辑电路的静电放电(ESD)主动防护特性。首先,基于内进化虚拟重配置技术和笛卡儿遗传编码思想,提出了一种门级在线可重构组合电路系统模型,结合非支配多目标演化算... 利用电磁环境效应实验与行为级失效建模方法,研究了在线演化组合逻辑电路的静电放电(ESD)主动防护特性。首先,基于内进化虚拟重配置技术和笛卡儿遗传编码思想,提出了一种门级在线可重构组合电路系统模型,结合非支配多目标演化算法和演化策略实现了组合电路的多目标演化设计方法。进而,参照国际电工委员会静电放电抗扰度测试标准分析了电路单元的受扰规律并建立了行为级失效模型。最后,选择2位乘法器、2位加法器及北卡罗莱纳微电子中心(MCNC)基准库中的小规模组合逻辑电路为对象,在多种ESD干扰环境下实验证明了演化电路具有高可靠和强容错的主动防护特性。 展开更多
关键词 电磁防护仿生 静电放电(esd) 组合逻辑 演化电路 主动防护
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CMOS集成电路中ESD保护技术研究 被引量:3
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作者 王翠霞 许维胜 +2 位作者 余有灵 吴启迪 范学峰 《现代电子技术》 2008年第8期1-3,共3页
分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点... 分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。 展开更多
关键词 静电放电 失效模式 esd保护电路 栅耦合
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LDMOS-SCR ESD器件漂移区长度对器件性能的影响 被引量:2
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作者 鄢永明 曾云 +1 位作者 夏宇 张国梁 《固体电子学研究与进展》 CAS CSCD 北大核心 2015年第6期572-578,共7页
采用软件仿真一系列的横向扩散金属氧化物半导体(Laterally diffused metal oxide semiconductor,LDMOS)可控硅(Silicon controlled rectifier,SCR)静电放电(Electrostatic discharge,ESD)保护器件,获取工作状态的I-V曲线。结果表明,随... 采用软件仿真一系列的横向扩散金属氧化物半导体(Laterally diffused metal oxide semiconductor,LDMOS)可控硅(Silicon controlled rectifier,SCR)静电放电(Electrostatic discharge,ESD)保护器件,获取工作状态的I-V曲线。结果表明,随着漂移区间距缩小,单位面积的失效电流增大,器件的ESD保护水平提高,但器件的维持电压减小,器件的鲁棒性降低。仿真提取关键点的少数载流子浓度、电流密度、电压强度等电学特性,根据采样结果和理论分析,内部载流子输运能力增强,但导通电阻无明显变化是该现象的内在原因。采用0.5μm 5V/18V CDMOS(Complementary and double-diffusion MOS,互补型MOS和双扩散型MOS集成)工艺流片并测试器件,测试结果证实了仿真结论。为了提高器件的失效电流且不降低维持电压,利用忆阻器无源变阻的特性,提出了一种新型的LDMOS-SCR ESD保护器件(M-ESD器件),理论分析表明,该器件内部忆阻器与寄生晶体管组成的系统能够有效地协同工作,在不增大芯片面积和不降低维持电压的情况下,使器件的失效电流增加,提高器件保护水平。 展开更多
关键词 静电放电保护 静电放电鲁棒性 可控硅 闩锁 维持电压 失效电流
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带ESD保护的2.4GHz低噪声放大器的分析与设计 被引量:3
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作者 张浩 李智群 《高技术通讯》 EI CAS CSCD 北大核心 2010年第4期403-409,共7页
分析了静电放电(ESD)保护对源极电感负反馈低噪声放大器(LNA)的输入阻抗匹配和噪声匹配的影响。给出了带ESD保护的低噪声放大器在功耗限定的条件下同时满足功率匹配和噪声匹配的优化方法,基于该方法,采用0.18μm RF CMOS工艺设计了应用... 分析了静电放电(ESD)保护对源极电感负反馈低噪声放大器(LNA)的输入阻抗匹配和噪声匹配的影响。给出了带ESD保护的低噪声放大器在功耗限定的条件下同时满足功率匹配和噪声匹配的优化方法,基于该方法,采用0.18μm RF CMOS工艺设计了应用于无线传感网(WSN)的2.4GHz低噪声放大器。测试结果表明,低噪声放大器噪声系数(NF)为1.69dB,增益为15.2 dB,输入1 dB压缩点和输入三阶截点(IIP3)分别为-8dBm和1dBm,在1.8V电源电压下消耗电流3.1mA。 展开更多
关键词 低噪声放大器(LNA) 静电放电保护(esd) 噪声优化 无线传感网(WSN) 互补金属氧化物半导体(CMOS)
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ESD防护控制的一些看法 被引量:4
8
作者 徐金华 刘光斌 余志勇 《舰船电子工程》 2005年第5期33-37,共5页
通过对现行静电放电防护方案的分析,找出了这些方案的缺陷:(1)电气应力与静电放电区分不清;(2)系统未有效识别。指出了确立ESD防护方案的条件:(1)明确系统的防护等级;(2)遵从各类标准的性能指标要求;(3)实施ESD管理。结合工业生产的实... 通过对现行静电放电防护方案的分析,找出了这些方案的缺陷:(1)电气应力与静电放电区分不清;(2)系统未有效识别。指出了确立ESD防护方案的条件:(1)明确系统的防护等级;(2)遵从各类标准的性能指标要求;(3)实施ESD管理。结合工业生产的实际情况,从防护等级的确立、数据的获取、装置的监控、防护措施的确定以及防护方案的实施五个方面具体讨论了工业生产中的ESD防护;从包装材料的筛选、包装的检查、包装标注和测试三个层次分析了ESD防护包装的具体实现;从工作面、工作间的测试和接地的有效搭接三个方面研究了ESD的防护控制。 展开更多
关键词 静电放电 静电防护包装 静电防护 静电控制
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电子设备ESD防护技术的探讨 被引量:1
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作者 李彩红 杨志伟 《广东交通职业技术学院学报》 2007年第2期62-64,共3页
随着超大规模集成电路工艺的高速发展,大大地提高了集成电路的性能,然而,却衍生了可靠性问题——器件对ESD(ElectrostaticDischarge,静电放电)的防护能力下降,ESD对电子设备的危害变得越来越显著。针对这种情况,文中探讨电子设备的ESD... 随着超大规模集成电路工艺的高速发展,大大地提高了集成电路的性能,然而,却衍生了可靠性问题——器件对ESD(ElectrostaticDischarge,静电放电)的防护能力下降,ESD对电子设备的危害变得越来越显著。针对这种情况,文中探讨电子设备的ESD防护技术。 展开更多
关键词 esd(静电放电) esd防护 技术
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电子产品SMT生产过程中的ESD防护技术 被引量:1
10
作者 朱桂兵 《现代制造工程》 CSCD 2006年第10期86-89,共4页
随现代电子产品SMT制造业的发展和复杂程度的提高,静电放电对电子产品的危害也越来越严重。介绍静电的物理特征、静电放电的原因、静电对电子产品的危害以及静电源。重点提出在SMT生产过程中防护静电放电,避免静电对电子产品的危害,以... 随现代电子产品SMT制造业的发展和复杂程度的提高,静电放电对电子产品的危害也越来越严重。介绍静电的物理特征、静电放电的原因、静电对电子产品的危害以及静电源。重点提出在SMT生产过程中防护静电放电,避免静电对电子产品的危害,以及静电放电防护的误区解析。 展开更多
关键词 表面组装技术 静电放电 静电防护 接地
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ESD的防护策略 被引量:1
11
作者 徐金华 刘光斌 余志勇 《电子产品可靠性与环境试验》 2005年第5期47-51,共5页
通过对现行的一些ESD防护方案的分析,发现了它们的缺陷:对电气应力与静电放电区分不清,系统未能有效地识别;提出了确立防护方案的基本条件:明确系统的防护等级,遵从各类标准的性能指标要求,实施ESD管理。并结合生产的实际情况,从防护等... 通过对现行的一些ESD防护方案的分析,发现了它们的缺陷:对电气应力与静电放电区分不清,系统未能有效地识别;提出了确立防护方案的基本条件:明确系统的防护等级,遵从各类标准的性能指标要求,实施ESD管理。并结合生产的实际情况,从防护等级的确立、数据的获取、装置的监控、防护措施的确定以及防护方案的实施,讨论了工业生产中的ESD防护;从包装材料的筛选、包装的检查、包装标注和测试,分析了ESD防护包装的具体实现;从工作面、工作间的测试和接地的有效搭接,研究了ESD的防护与控制策略。 展开更多
关键词 静电放电 静电防护包装 静电防护 静电控制
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MOS集成电路ESD保护技术研究 被引量:10
12
作者 王颖 《微电子技术》 2002年第1期24-28,共5页
重点论述了ESD失效模式失效机理和MOS集成电路ESD保护电路
关键词 MOS集成电路 esd保扩技术 失效模式 失效机理
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亚微米CMOS集成电路ESD保护新结构 被引量:4
13
作者 于宗光 《微电子技术》 2001年第3期6-17,共12页
本文主要介绍几种新型的ESD保护结构。包括互补SCR结构 ,双寄生SCR结构 ,低触发电压、高触发电流的横向SCR结构等 ,利用这些结构可以对CMOS集成电路的输入
关键词 CMOS 集成电路 esd保护
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聚合物ESD抑制器测试方法与性能研究
14
作者 徐晓英 冯婉琳 +2 位作者 郭瑶 叶宇辉 甘瑛洁 《固体电子学研究与进展》 CAS 北大核心 2019年第1期64-71,共8页
比较了传输线脉冲(TLP)波形和人体金属模型(HMM)波形作为静电放电(ESD)防护器件测试注入波形时的测试精确度,强调了在动态测试中使用TLP的优势。从微观机理角度分析,计算了载流子输运方程与电流连续性方程,提出了聚合物材料ESD抑制器的... 比较了传输线脉冲(TLP)波形和人体金属模型(HMM)波形作为静电放电(ESD)防护器件测试注入波形时的测试精确度,强调了在动态测试中使用TLP的优势。从微观机理角度分析,计算了载流子输运方程与电流连续性方程,提出了聚合物材料ESD抑制器的防护性能表征参量。设计和搭建了等效ESD测试系统模型,通过TLP方法研究了膜状ESD抑制器的防护性能。结果表明,膜状聚合物ESD抑制器有良好的静态、动态防护特性,同时薄型覆膜结构更适合有高频多点防护需求的电路设计。 展开更多
关键词 静电放电防护器件 传输线脉冲波形 测试 静电放电抑制特性 石墨烯 屏蔽材料
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保护环版图结构对ESD防护器件耐压能力的影响 被引量:5
15
作者 刘畅 黄鲁 张峰 《半导体技术》 CAS CSCD 北大核心 2017年第3期205-209,共5页
基于华润上华0.5μm双极-CMOS-DMOS(BCD)工艺设计制备了不同保护环分布情况下的叉指型内嵌可控硅整流器的横向扩散金属氧化物半导体(LDMOS-SCR)结构器件,并利用传输线脉冲(TLP)测试比较静电放电(ESD)防护器件的耐压能力。以LDMOS-SCR结... 基于华润上华0.5μm双极-CMOS-DMOS(BCD)工艺设计制备了不同保护环分布情况下的叉指型内嵌可控硅整流器的横向扩散金属氧化物半导体(LDMOS-SCR)结构器件,并利用传输线脉冲(TLP)测试比较静电放电(ESD)防护器件的耐压能力。以LDMOS-SCR结构为基础,按照16指、8指、4指和2指设置保护环,形成4种不同类型的版图结构。通过器件的直流仿真分析多指器件的开启情况,利用传输线脉冲测试对比不同保护环版图结构的耐压能力。仿真和测试结果表明,改进后的3类版图结构相对于普遍通用的第一类版图结构,二次击穿电流都有所提升,其中每8指设置一个保护环的版图结构二次击穿电流提升了76.36%,其单位面积的鲁棒性能也最好,为相应工艺设计最高耐压值的ESD防护器件提供了参考结构和方法。 展开更多
关键词 静电放电(esd) 版图 保护环 多指器件非均匀开启 传输线脉冲(TLP)测试 耐压能力
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深亚微米混合信号全芯片ESD电路设计 被引量:2
16
作者 纪宗江 李冬梅 《半导体技术》 CAS CSCD 北大核心 2009年第5期506-509,共4页
随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战。从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计。设计中分析了传统输出端保护... 随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战。从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计。设计中分析了传统输出端保护可能存在的问题,并采用稳妥的方法对输出端进行了保护。这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。设计采用TSMC0.18μm工艺,测试结果验证了该设计的有效性。 展开更多
关键词 静电放电 全芯片 混合信号 输出保护 保持结构
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影响ESD荷电器件模型放电电流的关键参数研究 被引量:1
17
作者 邢洁 王明湘 何健 《半导体技术》 CAS CSCD 北大核心 2007年第4期349-353,共5页
静电放电峰值电流是基于荷电器件放电模型的放电测试装置中波形验证的关键指标。针对影响放电峰值电流的几个因素:测试探针长度、直径、形状和充电盘绝缘介电层的厚度,研究了这些参数变化对放电峰值电流的影响规律。根据研究结果可调整... 静电放电峰值电流是基于荷电器件放电模型的放电测试装置中波形验证的关键指标。针对影响放电峰值电流的几个因素:测试探针长度、直径、形状和充电盘绝缘介电层的厚度,研究了这些参数变化对放电峰值电流的影响规律。根据研究结果可调整相应参数,保证荷电器件放电模型的测试装置符合测试标准。基于LRC放电电路的等效模型,实验结果给出了到满意的定量或定性解释。 展开更多
关键词 静电放电 荷电器件放电模型 测试探针 LRC模型
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具有ESD防护及过流保护功能的VDMOS设计
18
作者 何建 谭开洲 +6 位作者 陈光炳 徐学良 王建安 谢家雄 任敏 李泽宏 张金平 《半导体技术》 CAS CSCD 北大核心 2012年第8期612-616,共5页
提出了一种芯片集成实现ESD防护及过流保护功能的VDMOS器件设计。在对电流采样原理分析的基础上,提出了一种适用于功率器件的局域电流采样方法及对应的过流保护电路结构,该方案具有结构简单、低功耗的特点。利用反向串联多晶硅二极管实... 提出了一种芯片集成实现ESD防护及过流保护功能的VDMOS器件设计。在对电流采样原理分析的基础上,提出了一种适用于功率器件的局域电流采样方法及对应的过流保护电路结构,该方案具有结构简单、低功耗的特点。利用反向串联多晶硅二极管实现对VDMOS器件栅氧化层的ESD保护。完成了VDMOS的工艺流程设计,实现了保护电路中各子元件与主功率器件的工艺兼容。二维数值模拟表明:所设计的过流保护电路在室温下能实现38.4 A的限流能力,ESD保护能够达到2 000 V(HBM),能有效提高VDMOS在系统中的稳定性和可靠性。 展开更多
关键词 垂直导电双扩散场效应晶体管(VDMOS) 过流保护 静电放电(esd) 功率器件 可靠性
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0.13μm IC产品MM模式ESD失效机理 被引量:3
19
作者 吴峰霞 申俊亮 蔡斌 《半导体技术》 CAS CSCD 北大核心 2013年第10期786-791,共6页
对静电放电(ESD)测试所得到的失效样品进行了物理失效分析,采用塑封体背面研磨、光发射显微镜(EMMI)从背面抓取热点的方法进行异常现象定位,通过剥层技术查找发生在金属化系统及器件层的各种缺陷,定位发生ESD失效的具体位置,进一步研究... 对静电放电(ESD)测试所得到的失效样品进行了物理失效分析,采用塑封体背面研磨、光发射显微镜(EMMI)从背面抓取热点的方法进行异常现象定位,通过剥层技术查找发生在金属化系统及器件层的各种缺陷,定位发生ESD失效的具体位置,进一步研究ESD失效机理。结果表明:0.13μm硅工艺IC产品芯片ESD失效可发生在任一输入/输出(I/O)管脚与地/电源之间;失效模式主要为金属熔融、介质击穿和MOS管过流烧毁;失效原因为静电压导致I/O与地(GND)之间的ESD保护电路NMOS管漏端击穿烧毁引起大电流,造成金属局部发热达到Al的熔点发生熔融而致短路,I/O与电源之间的过电压造成GND的焊盘发生电压击穿现象。 展开更多
关键词 静电放电(esd esd保护电路 esd损伤 失效模式 失效机理
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基于130nm SOI工艺数字ASIC ESD防护设计 被引量:3
20
作者 米丹 周昕杰 周晓彬 《半导体技术》 CAS 北大核心 2021年第4期279-285,共7页
绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI... 绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI)工艺的数字专用IC(ASIC)。针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响。该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考。 展开更多
关键词 深亚微米 绝缘体上硅(SOI)工艺 全芯片 静电放电(esd)防护 电源钳位 人体模型
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