多通道并行TD-LTE小区搜索架构设计与FPGA实现

移动终端通过小区搜索完成与网络的接入工作。为了更快地完成时分长期演进(time division long term evolution,TD-LTE)系统小区搜索过程,与传统数字信号处理(digital signal processing,DSP)串行模式对比,从速度和面积两方面综合考虑,提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的多通道并行小区搜索架构。主要工作集中在小区搜索整体方案设计和FPGA硬件实现上,在算法上对整个小区搜索算法架构进行了改进,同时根据硬件需求,利用以时钟换取速度的思想对FPGA硬件实现架构进行了优化。采用多通道并行高速乘法器进行序列相关检测和动态门限配置的方法,大大缩短了TD-LTE小区搜索的处理时间。并以Altera的EP4SGX230KF40C2芯片作为硬件平台进行了Modelsim功能仿真、板级验证等工作。实验结果表明,该设计方案的处理速度和数据精度均满足TD-LTE系统测试要求,性能远优于传统的DSP架构模式,可以应用到实际工程中。

基于DSP-FPGA的通用数字控制器硬件设计

为了使通用数字控制器的硬件电路与软件程序标准化和模块化,提高数字控制器的实时性、稳定性、抗干扰性,介绍了一种基于DSP+FPGA系统架构的通用数字控制器硬件设计,对控制器及主CPU板的设计方案、主CPU板上的电源管理电路、数字信号处理器DSP及其外围设计、现场可编程门阵列FPGA的配置电路、总线驱动电路作了详细说明。实际应用验证了该数字控制器硬件设计的正确性和可靠性。

基于FPGA的Web服务定时系统设计与实现

根据现代高速网络及高Web服务性能的应用需求,提出一种基于现场可编程门阵列的Web服务器定时系统,实现定时服务模块及子模块的设计与验证。给出其与嵌入式RAM等其他硬件实现的对比和分析。该系统的时钟频率达125 MHz,可实现10万个客户端连接数的毫秒级定时服务设计要求,并移植到专用Web服务器的ASIC中。

基于FPGA技术的变频调速系统设计

在基于异步电动机稳态模型的基础上,应用电压空间矢量PWM技术,并以FPGA作为核心控制元件实现变频调速。在分析电压空间矢量与磁链矢量关系的基础上,以在电动机空间形成圆形旋转磁场为依据,得出矢量合成公式,通过编写运算模块生成输出波形。采用FPGA进行设计可简化系统的硬件结构,降低成本,并显著提高系统的处理能力。

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度。

基于FPGA的Prewitt边缘检测算子的实现

主要探讨基于FPGA的prewitt边缘检测的实现,分析prewitt边缘检测算法处理图像的效果.据FPGA的并行流水线性以及FPGA处理简单方便,结合Prewitt边缘检测算法的基本原理,利用FPGA对其进行了设计、实现,通过quartus II软件进行编程,利用modelsim、matlab软件进行仿真和数据获取,最后利用以上获取的数据通过matlab进行图像处理.

一种基于FPGA的开关中值滤波算法研究

去除噪声是数字图像处理过程中的一个重要问题,对实时性要求高的系统而言,还要有足够的速度。文章基于现场可编程门阵列(field-programmable gate array,FPGA)处理图像并行特性,提出了一种适宜于FPGA实现的开关中值滤波算法,该算法利用求中值过程中计算所得的极值,通过比较极值起到开关作用;设计了开关中值滤波器的硬件架构,并对其进行仿真、分析和说明。Matlab仿真结果表明,该算法可以有效地去除图像的椒盐噪声,能更好地保护图像细节。

基于FPGA的1553B总线控制器设计与实践

设计了一种基于FPGA的1553B总线控制系统,用于RS-422接口和1553B总线接口之间的数字量转换和传输。文中详细阐述了该系统的硬件电路,BC模式配置和FPGA控制逻辑的设计方法,来说明系统功能的实现过程。采用FPGA作为主控制器,对1553B接口芯片进行了配置,给出了程序设计流程和控制时序。测试结果表明,该系统完全满足实际工程需要,具有很高的可靠性,并且已成功运用于某工程应用项目中。

基于FPGA的高速加密芯片的设计与实现

以非线性组合函数和线性反馈移位寄存器(LFSR:L inear Feedback Sh iftRegisters)为基础,利用可编程逻辑门阵列(FPGA:F ield-Programm ab le Gate Array)设计了一个高速加密芯片。该芯片既能满足密码学领域对密钥序列的高质量要求,又能满足保密通信领域高速度要求。介绍了加密芯片的设计理论、设计过程、加密芯片安全性分析和硬件实现,最后对密钥流进行了随机性统计测试。

基于FPGA的千兆级AFDX端系统设计与实现

传统航空电子全双工交换式以太网(AFDX)带宽为10 Mbit/s或100 Mbit/s。为满足机载网络对带宽增长的需求,必须进行千兆级AFDX的研究。AFDX端系统是AFDX网络的重要组成部分,为航空电子子系统接入AFDX网络提供了接口,保证航空电子子系统之间进行安全可靠的数据交换。着重研究了千兆级AFDX端系统,给出了基于现场可编程门阵列(FPGA)的千兆级AFDX端系统的设计。

适用于行波传变的电子式互感器信号采集与合并单元的设计与实现

提出了一种实现宽频带数据传输的电子式电流互感器方案。该设计方案包含了普通信号功能模块和行波信号处理模块,可同时满足数字化变电站间隔层设备的普通信号处理要求和行波测距等设备的暂态行波信号处理要求;在采集端采用分路采集的方式,后续的数据处理利用现场可编程门阵列(FPGA)器件。试验结果表明,运用了所提方案的电子式电流互感器,可正确还原原始信号、采集/处理/传送行波信号,满足行波传输的要求。

基于SATA的嵌入式直接存储系统

研究嵌入式高速存储系统的应用问题,分析传统数据存储系统存在的不足,提出一种基于SATA的嵌入式直接存储系统设计方法。该方法参照完整实现SATA物理层和链路层协议,根据嵌入式存储需求组合SATA传输层和应用层协议建立DMA控制模块,在现场可编程门阵列中构建符合SATA标准的存储通道。SATA存储通道实现数据到SATA存储设备的直接存储,通过扩展SATA存储通道实现存储系统带宽及容量的扩展。实验结果表明,该方法能解决带宽瓶颈和通用性问题,达到良好的存储效果。

基于现场可编程门阵列的CCD相机自动调光

针对CCD相机在一些特殊场合成像时遇到的前后两帧图像场景不一致、应用环境多样性等问题,提出了一种基于图像直方图统计和分块均值的自动调光算法。该算法首先分析一帧图像的亮度分布,并计算出下一帧图像的最佳均值。然后根据该均值调整下一帧图像的曝光量,使其合理曝光。实验结果表明,利用此方法可以获得整体亮度合适的图像。在统计直方图后,计算最佳均值只需利用到直方图和几个均值,与图像本身的大小没有关系,所以计算量非常小;在像素时钟为60MHz时,每次计算时间为6μs。另外,此方法具备较好的场景适应能力,满足场景时刻变化时CCD相机自动调光以及实时性的要求。

小卫星模拟系统中多路串行通信系统设计

针对小卫星模拟系统中星载计算机与相机载荷通信及控制问题,研发多路串行通信控制系统。系统设计采用Host-Target模式,在星载计算机(Host)端软件实现多路通信管理子系统,设计基于现场可编程门阵列(FPGA)的相机载荷分控单元(Target);同时,在RS-232通信协议基础上提出一种多路串行通信协议,完成星载计算机与相机载荷分控单元的通信控制。用SignalTapⅡ逻辑分析工具捕捉FPGA内部实时信号对系统性能进行验证,结果表明该系统可对单一或者多路相机载荷进行灵活控制与管理。

基于现场可编程门阵列的地铁直流保护装置母线采集模块设计

研究和开发了一种改进的地铁直流保护母线采集模块,用于地铁直流高压母线电压隔离、数据采集和传输。该模块应用FPGA(现场可编程门阵列)实现直流母线电压和电流等相关数据的采集,并且以光纤为媒介实现数据的传输。还详细介绍了该装置的实现方案、试验和试运行情况。实践表明,该装置不仅能够满足保护设备工作环境的高绝缘要求,也保证了数据传输的高速和高可靠性。

基于CCSDS的Turbo码译码器设计与实现

在对CCSDS标准Turbo码编译码原理和Log-MAP算法进行分析介绍的基础上,给出Turbo码译码器的FPGA设计和实现方法,分析基于移动窗技术实现软输入软输出译码的电路设计和实现流程。仿真结果表明,所实现的Turbo码译码器的性能与理论曲线相比,增益损失不超过0.3 dB。

高速串行数据处理模块的设计与实现

为提高现有密码模块中数据加解密算法的多样性和安全性,设计并实现一种基于双现场可编程门阵列(FPGA)与数字信号处理器(DSP)架构的数据处理模块。2片FPGA分别与DSP通过外部存储器接口(EMIF)总线进行互联。FPGA 1#利用PCIe,EMIF总线实现其与上位机和DSP的通信,并结合分散-收集型直接内存存取模块最大化PCIe链路带宽。FPGA 2#使用AURORA协议与FPGA 1#进行串行通信,实现多个加解密算法的并行工作,同时支持算法的全局和局部重构。DSP负责数据加解密算法的参数配置、密钥生成与安全管理。在中标麒麟操作系统下的板级功能与性能验证结果表明,该模块与主机的通信速率可达11.36 Gb/s,同时具有密码安全性高和算法可重构的特点,适用于高速数据协同处理领域。

面向可重构计算系统的模块映射算法

为消除重构时间对可重构计算系统性能的影响,针对多重构模块,提出一种基于动态部分可重构技术的顺序型应用程序模块映射算法。利用动态可重构技术的高效性和灵活性,通过隐藏重构时间,达到减少程序执行时间和提高系统性能的目的。基于JPEG编码测试实例的实验结果表明,运用该算法实现的模块映射方案其程序执行速度是软件实现方式的3.31倍,是硬件方式的2.59倍。

LDLT分解协处理器的并行结构研究

为提高LDLT分解协处理器的性能,基于FPGA平台,研究其并行结构。分析循环片间的数据依赖关系,提出LDLT分解细粒度并行算法,并在可扩展一维阵列处理器中加以实现,利用主机、算法加速器组成单精度浮点LDLT分解协处理器的并行结构。实验结果表明,与运行在2.50 GHz Pentium微处理器上的C代码相比,该协处理器可获得32.03倍~43.25倍的性能提升。

多轴永磁无刷直流电机运动控制系统的研制

在简要介绍了永磁无刷直流电机(BLDC)的运行原理和调速方式的基础上,提出了一种新颖的采用单一DSP实现多轴BLDC运动控制系统结构,并借助于DSP和FPGA和三台400W的永磁BLDC成功地实现了该系统。与传统的多轴运动控制系统是由多个单轴运动控制系统相比,该系统结构具有结构简单、紧凑接线较少等特点,特别适用于小型、多轴控制设备如视频检测机、家庭机器人等。样机实验结果表明:该系统具有良好的动、静态性能。