The Effect of Queuing Mechanisms First in First out (FIFO), Priority Queuing (PQ) and Weighted Fair Queuing (WFQ) on Network’s Routers and Applications

The paper presents the simulation results of the comparison of three Queuing Mechanisms, First in First out (FIFO), Priority Queuing (PQ), and Weighted Fair Queuing (WFQ). Depending on their effects on the network’s Routers, the load of any algorithm of them over Router’s CPUs and memory usage, the delay occurred between routers when any algorithm has been used and the network application throughput. This comparison explains that, PQ doesn’t need high specification hardware (memory and CPU) but when used it is not fair, because it serves one application and ignore the other application and FIFO mechanism has smaller queuing delay, otherwise PQ has bigger delay.

FIFO（First Input First Output）先入先出

FIFO表示信息存储的一种数据结构。采用FIFO方式时，信息被以所收到的次序进行传输，队列（Queue）就是基于这种性质实现的。

Ovation系统FIRSTOUT和FIFO跳闸首出比较

对Ovation控制系统FIRSTOUT功能块进行了全面介绍,并比较了2个功能块的差异,FIFO功能块比FIRSTOUT功能块作为首出分辨率更高、记录更准确。

基于国产FPGA的ARINC429总线接口的设计

依据ARINC429总线的传输规范,提出了ARINC429总线接口的一种设计方案。设计采用国产FPGA芯片SL2-25E,详细描述了结构设计与软件开发,以及集成在FPGA内部的发送、接收等模块的功能。仿真测试结果表明,基于国产FPGA的ARINC429总线接口能够完成数据无误收发,并且符合总线规范的要求,结构简单,易于扩展,对其他串行总线数据通信以及航空电子系统的发展具有借鉴意义。

基于异步FIFO的Camera Link数字图像光纤传输技术

为满足数字图像的远距离传输需求,设计用于传输Camera Link接口数字图像的光纤通讯系统。系统分为发送和接收两个部分,分别负责Camera Link数字图像到光信号的转化以及相应的逆变换过程。采用Cyclone I EP1C12 FPGA作为发送和接收板卡的逻辑控制核心。在发送板卡的FPGA内设计逻辑控制模块,操纵两个异步FIFO(先入先出队列),将接收到的数字图像缓存,用本地时钟读取后再进行串行化转换。在不改变数字图像时序关系的前提下,用本地时钟替换原有的像素时钟,消除像素时钟不稳定性对后续传输影响。实验表明,利用该技术可以有效提升光纤传输系统的适应性、稳定性,改善、消除由像素时钟抖动造成的传输图像抖动现象。

Camera Link接口的异步FIFO设计与实现

介绍了异步FIFO在Camera Link接口中的应用,将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点,解决了异步FIFO设计中存在的两个关键问题:一是尽量降低电路中亚稳态的出现概率;二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。

基于STM32与异步FIFO的乒乓模式高速数据采集系统设计

针对电力行业光纤光栅传感器数据采集速率不足、功耗高等问题,设计了一种基于STM32与异步FIFO的高速数据采集系统。该系统以STM32为核心,通过采用TIADC结构来实现双通道交替采样,提高了系统采样率;各通道内利用两片异步FIFO实现乒乓缓存技术,完成了信号数据的高速存储与实时处理,并通过WIFI通信将数据传输到上位机。试验证明:该数据采样系统实现了低功耗的高速数据采集,存储深度为16 K,最高采样率可达200 Msample/s,可满足电力行业工程需求。

基于无锁FIFO队列的CAN总线数据采集系统

针对在CAN总线数据量大的应用场景下,CAN总线记录仪实车数据采集数据丢帧的问题及人工操作PC搭配CAN分析仪采集实车数据流程繁琐的问题,基于无锁FIFO队列算法设计了以STM32为核心控制器的CAN总线数据采集系统。系统分为软件和硬件两个部分:软件部分运用无锁FIFO队列算法,可根据CAN总线数据量的大小自适应调整队列缓冲区的大小,优化后可避免数据帧丢失;硬件部分以STM32为平台,搭载Micro SD卡模块,实现了无需人工操作使总线实车数据的采集脱离PC设备。经验证表明,该系统方案避免了CAN总线实车数据采集过程中数据丢帧问题,简化了实车数据采集流程,提高了实车数据采集效率。

采用FIFO技术Windows环境下的高速实时采集

比较了几种常见的数据采集卡的构成及其在 Windows环境下的采集方法 ,分析了各自的优缺点 ,简要介绍了 Win-dows的底层接口和 F IFO的结构原理 ,给出了采用 FIF O技术设计高速实时数据采集系统的方法。 FIF O技术的采用 ,既保证了 windows的多任务操作系统的特点 ,又保证了数据采集的可靠性 ,使在 Windows环境下无论对高速大容量数据采集还是对单次瞬变信号的实时捕获都提供了一种行之有效的方法。

基于TMS320DM642与FIFO的CameraLink相机接口实现

提出了数字信号处理芯片TMS320DM642和EPM3128控制一片FIFO和ChannelLink芯片实现DSP与Camer-aLink的无缝连接。解决图像数据输出速度为40MB/S的高速图像数据采集系统中前端采集与后端输出的速度匹配问题。系统实现实时、高速的采集大量的图像数据。

基于Vivado的Xilinx FIFO IP核应用与仿真

介绍了FIFO的原理,以及在FPGA数字系统设计中的应用,着重分析了Xlinx公司的FIFO IP核的构建方法与实际应用方法。通过编写Verilog代码对FIFO空间进行读写,并使用Xilinx公司的开发环境Vivado内嵌的Modelsim对FIFO IP核进行了时序仿真,结合仿真结果详细分析了各控制信号以及FIFO的工作机制,为基于FIFO的FPGA数字系统设计提供了参考。

基于磁悬浮织针阵列异步FIFO模块设计

针对磁悬浮织针阵列系统数据高速、实时传输的需求,结合磁悬浮织针阵列模型定义织针驱动数据格式,并依据循环队列原理在FPGA设计软件中设计异步FIFO缓存模块。利用其独特的环形结构特性,帮助数据传输系统实现驱动数据的高速传输。为避免数据溢出造成数据传输错误情况的出现,在FIFO模块中加入空、满判断功能。仿真结果表明,该FIFO模块能够实现多路磁悬浮织针的驱动数据高速缓存,并及时反馈循环队列中数据存取情况,验证了该方案实现磁悬浮织针横机数据高速传输的有效性与可行性。

Optimal Implementation of Two FIFO-Queues in Single-Level Memory

This paper presents mathematical models and optimal algorithms of two FIFO-queues control in single-level memory. These models are designed as two-dimensional random walks on the integer lattice in a rectangular area for consecutive implementation and a triangle area for linked list implementation.

异步FIFO抗SEU设计

在高空高能粒子的影响下,航天或航空电子设计中广泛使用的异步FIFO容易产生单粒子翻转,从而导致功能紊乱甚至失效。因此在面向航天或航空的高安全电子设计中需采用容错设计来提高异步FIFO电路的抗辐射能力。但传统的三模冗余设计应用于异步FIFO时有一定的局限性,会出现由指针错误引起的某一通道的数据持续出错、跨时钟域导致的输出数据不同步等降低三模冗余防护能力的问题。针对该问题,文中提出适用于异步FIFO的新的电路结构及三模冗余方案。经仿真证明,采用新三模冗余方案构建的异步FIFO在辐射环境下能快速纠正指针错误,同步三路冗余数据,使其具有更高的单粒子防护效果。

基于FIFO的色选机分选系统设计

针对以处理器为核心的多通道色选机色选信号延时精度低、一致性差和连续信号丢失等缺点,设计了以现场可编程逻辑门阵列(Field-Programmable Gate Array,FPGA)为控制核心的色选机分选系统。该系统通过485总线与人机界面实现参数和系统状态的实时传递;利用FPGA程序并行执行的特点实现检测信号串并转换;把FPGA内部RAM配置成同步先入先出存储器(First Input First Output,FIFO),并利用FIFO数据先入先出的特点实现多路检测信号的精确无损延时,并行产生多路分选脉冲信号。仿真和实验结果表明,该设计满足多通道、高产量、高检出率、高精度的色选机对分选系统的要求,显著提高了色选机的检出水平和产量。

使用排队论模型对FIFO深度的研究

长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIFO深度选取问题更加突出。针对上述问题,本文提出了一种基于排队论的新型FIFO模型,使用该模型探讨了FIFO深度问题,阐述了FIFO深度的理论含义,并给出了FIFO深度理论计算公式。

基于FPGA的高速数据存储系统中FIFO控制的设计

介绍了一种高速CCD相机数据存储中的FIFO缓存控制的方法。利用FPGA对高速数据存储系统中的FIFO缓存器进行控制,在QuartusⅡ开发平台上进行设计仿真,结果表明数据流和IDE硬盘之间的存储速率得到匹配,数据实时存储到硬盘中,为后期的数据处理提供了原始数据,同时也为存储系统的设计提供了参考。

基于FIFO技术的数据采集系统研究

数据采集系统[1]是工业CT[1](Industrial Computed Tomography--ICT)的重要组成部分,保证数据采集系统工作的稳定、可靠和一致性,对于研制和改进其质量和提高工业CT整体性能有着重要的意义.在Windows操作系统下,程序查询的教据传输方式会因为其它程序的中断造成数据丢失,针对这一问题,对工业CT的数据采集系统进行了设计与研究[3].将程序查询方式改为中断方式,在计数逻辑电路的数据通道前端加上FIFO缓存,从而保证了数据采集和传输的可靠和稳定性.

片上网络FIFOs的内建自测试方法研究

片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。

异步FIFO状态判断的研究与设计

研究了异步FIFO状态判断的问题,提出了一种能快速准确判断异步FIFO空、满和半满状态的方案,设计了状态判断的逻辑电路并给出了物理实现。