基于FPGA的异步FIFO缓存数据溢出控制系统

为获取更高效、稳定的缓存数据控制方法,设计基于现场可编程门阵列(field programmable gate array,FPGA)的异步FIFO缓存数据溢出控制系统。设计存储控制方案,得到基于FPGA的系统硬件;建立缓存数据存储溢出模型,得到数据节点剩余能量的最小值最大化求解,在函数模型下判断存储数据是否溢出;设计数据溢出控制算法,得到缓存数据溢出控制系统的软件。分别对数据溢出的监测性能与控制性能进行测试。实验结果表明:使用该方法剩余的能耗较高,可见该方法对于缓存数据的监测与控制性能均较好。

基于Chisel语言的异步FIFO设计及验证

采用敏捷硬件开发语言Chisel,对数字系统设计中经常使用的异步先进先出(FIFO)进行设计,使用Chisel语言特性提高了设计效率和质量。使用ChiselTest框架对所设计的异步FIFO进行基本功能仿真验证,使用通用验证方法学(UVM)进行更加完备的功能仿真验证,再使用QuartusⅡ软件进行逻辑综合。对比使用Chisel语言与使用传统硬件描述语言(HDL)设计的异步FIFO综合结果,结果表明,使用传统HDL语言设计的异步FIFO消耗了50个组合逻辑单元,而使用Chisel语言设计的异步FIFO,综合后仅消耗了39个组合逻辑单元。

使用排队论模型对FIFO深度的研究

长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIFO深度选取问题更加突出。针对上述问题,本文提出了一种基于排队论的新型FIFO模型,使用该模型探讨了FIFO深度问题,阐述了FIFO深度的理论含义,并给出了FIFO深度理论计算公式。

基于FPGA的高速数据存储系统中FIFO控制的设计

介绍了一种高速CCD相机数据存储中的FIFO缓存控制的方法。利用FPGA对高速数据存储系统中的FIFO缓存器进行控制,在QuartusⅡ开发平台上进行设计仿真,结果表明数据流和IDE硬盘之间的存储速率得到匹配,数据实时存储到硬盘中,为后期的数据处理提供了原始数据,同时也为存储系统的设计提供了参考。

基于FIFO技术的数据采集系统研究

数据采集系统[1]是工业CT[1](Industrial Computed Tomography--ICT)的重要组成部分,保证数据采集系统工作的稳定、可靠和一致性,对于研制和改进其质量和提高工业CT整体性能有着重要的意义.在Windows操作系统下,程序查询的教据传输方式会因为其它程序的中断造成数据丢失,针对这一问题,对工业CT的数据采集系统进行了设计与研究[3].将程序查询方式改为中断方式,在计数逻辑电路的数据通道前端加上FIFO缓存,从而保证了数据采集和传输的可靠和稳定性.

片上网络FIFOs的内建自测试方法研究

片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。

异步FIFO状态判断的研究与设计

研究了异步FIFO状态判断的问题,提出了一种能快速准确判断异步FIFO空、满和半满状态的方案,设计了状态判断的逻辑电路并给出了物理实现。

基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现

为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8～256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。

基于FPGA视频和图像处理系统的FIFO缓存技术

通过研究视频图像处理和视频图像帧格式以及FIFO缓存技术,提出了基于FPGA的视频图像处理系统设计。该设计运用帧间差分法、同步FIFO缓存设计,有效避免了图像处理系统设计中亚稳态和异步信号处理等时序性难题,实现了视频图像序列的动态目标检测系统设计。ChipScope在线逻辑分析结果表明,所设计的系统具有实时的视频图像处理性能,与基于外接存储器缓存的系统设计相比较,稳定性更高,实时性更好,功耗更低。

基于FPGA异步FIFO的研究与实现

通过分析异步FIFO的结构和关键技术,以减少电路中亚稳态出现概率为主要目的,提出了一种有效实现异步FIFO的设计新方法。结合FPGA对设计的异步FIFO进行了验证并针对两种FIFO模型做了性能比较,结果表明该设计大大提高了工作频率和资源利用率。

基于FPGA和FIFO技术的多串口系统设计与实现

为了同时与多路外设进行串口通信并且提高通信效率,提出了一种基于FPGA和FIFO技术的多串口系统方案;利用一种新的结构框架,可以根据实际工程需要灵活扩展多路串口;该系统由接口模块、寄存器读写模块以及2路内置16字节FIFO的UART模块组成,使用Xilinx ISE开发平台和verilog语言实现;通过软件仿真和实际测试验证了扩展的2路串口均能正常工作,FIFO的使用减少了MCU的中断开销,提高了MCU与外设的通信效率。

动态参数模型确定SoC中异步FIFO深度的方法

针对超大规模集成电路和片上系统设计中确定异步FIFO浓度的问题,根据异步FIFO运行时的属性提出FIFO动态参数模型,该模型包括FIFO饱和度、写入端和读出端数据传输率及上溢/下溢频率。在该模型的基础之上,分析异步FIFO的深度与动态参数之间的关系,采用功能仿真方法确定片上系统中异步模块之间数据传输所需FIFO的深度。对典型实例的分析表明,采用这种方法能够在保证系统数据通信性能的前提下,获得最小的FIFO深度,优化系统资源的使用。

基于高速FIFO的远程图像数据采集存储系统

针对图像信号数据容量大、速度快的传输特点,设计了基于高速缓存FIFO的远程图像数据采集存储系统。硬件系统采用FPGA作为中央控制单元,IDT72V285作为图像数据的高速缓存FIFO,用以采集、编帧、传输和存储两路图像信号,最终通过计算机回读数据,并实现对图像数据的还原处理。高速缓存FIFO设计、FLASH写入和数据远程读取是整个系统的关键部分。经试验验证,该图像数据采集存储系统性能稳定,数据存储可靠,满足实际测试要求。

基于有色Petri网的FIFO栈建模与优化

先入先出FIFO栈在智能仪器及测试系统中起着重要作用。针对FIFO栈设计缺乏理论指导和严格数学验证的问题,提出采用有色Petri网(CP-net)来建模和优化FIFO栈。提出了一种FIFO栈设计模型,FIFO栈的入栈口和出栈口固定但容量可变。应用建模、仿真工具CPN Tools对FIFO栈的动态运行过程进行建模、仿真和分析,并在此基础上,对FIFO栈模型进行了优化。采用Verilog HDL在现场可编程逻辑门阵列FPGA上具体实现了FIFO栈的硬件电路。仿真结果和实际应用表明,该设计模型是活的、公平的、安全的和高效的。

基于DSP和FIFO的多路高速数据采集系统在PFN中的应用

提出了一种基于罗氏线圈、FIFO和DSP的多路高速数据采集系统,将其成功应用于脉冲成形网络(PFN)脉冲放电电流的检测。系统数据采集频率高,采样精度可达到5‰以内,实现了对多路PFN电流的实时检测及对PFN运行状况的快速监测。

基于Gray码的异步FIFO接口技术及其应用

本文介绍了利用异步FIFO在跨时钟域的逻辑设计中进行异步接口的技术 ,介绍了利用Gray码作异步FIFO指针的方法。

异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。

基于FIFO的旋转机械在线多通道振动数据采集系统设计

介绍了一个基于FIFO的旋转机械在线多通道振动数据采集系统的设计方案,描述了系统硬件及系统的设计与实现。对数据采集特点进行了分析,用数字滤波算法去除了信号干扰,介绍了判别机组运行状态以及事故追忆的策略,用程序陷阱提高了系统的稳定性,并对采集系统的精度进行了检验。目前该系统已用于某电厂汽轮发电机组振动信号的数据采集,具有工程实用价值。

高速环形FIFO的设计

针对全局异步局部同步系统中不同时钟域间的通信问题,提出一种可用于多核片上系统的环形FIFO.采用独特的运行协议和串并结合的数据传输方式以及保证通信质量的双轨编码方法,设计了一种新颖的FIFO体系结构,使其可支持不同宽度数据的发送和接收,保证数据的完整高速传输.在0.18μm标准CMOS工艺下,FIFO的传输延时为681 ps,每响应一个传输请求的平均能耗为6.45 pJ,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.

Modbus通讯中的环形FIFO队列算法

在工业控制Modbus通讯过程中,当数据量较大,站点较多时容易产生通讯异常现象。此外,由于处理器无法从繁忙的数据通讯中解放出来,忽略其他任务,而降低其利用率。文中详细介绍了一种基于Modbus协议的RS485通讯中环形FIFO队列算法,并结合双缓冲区结构,完成对数据的接收与发送。该设计方法不仅使得CPU不在专注于数据通讯而提高其利用率,而且增加了系统的安全性和可靠性。该算法已成功应用于单主站多站点控制系统中,表现出了较高的优越性。