一种适用于FPGA系统中的变速箱电路设计

设计了一种新型变速箱电路,变速箱两边采用同一时钟,不需要额外的时钟输入,使用计数器来控制位宽转变的整个过程,并产生标志位来控制变速箱数据的输入和输出。在不改变数据传输波特率的情况下,解决在传输过程中数据的重复或丢失问题,实现两边不同数据位宽的正确转换。电路适用于在FPGA系统中,模块之间或者各IP之间的数据位宽不匹配的情况下调整模块之间的数据位宽,从而实现各内部模块之间的数据位宽匹配。仿真结果表明,以66位数据转64位数据为例,在不影响有效数据传输速率的情况下,可以在32个时钟周期内完成数据的无损转换。