期刊文献+
共找到145篇文章
< 1 2 8 >
每页显示 20 50 100
A New Full-Adder Based on Majority Function and Standard Gates
1
作者 Mojtabavi Naeini Mahshid Navi Keivan 《通讯和计算机(中英文版)》 2010年第5期1-7,共7页
关键词 全加器 标准 超大规模集成电路 互补金属氧化物半导体 函数 CMOS工艺 HSPICE 改进设计
下载PDF
Spin logic devices based on negative differential resistance -enhanced anomalous Hall effect
2
作者 Hongming Mou Ziyao Lu +2 位作者 Yuchen Pu Zhaochu Luo Xiaozhong Zhang 《International Journal of Minerals,Metallurgy and Materials》 SCIE EI CAS CSCD 2024年第6期1437-1448,共12页
Owing to rapid developments in spintronics,spin-based logic devices have emerged as promising tools for next-generation computing technologies.This paper provides a comprehensive review of recent advancements in spin ... Owing to rapid developments in spintronics,spin-based logic devices have emerged as promising tools for next-generation computing technologies.This paper provides a comprehensive review of recent advancements in spin logic devices,particularly focusing on fundamental device concepts rooted in nanomagnets,magnetoresistive random access memory,spin–orbit torques,electric-field modu-lation,and magnetic domain walls.The operation principles of these devices are comprehensively analyzed,and recent progress in spin logic devices based on negative differential resistance-enhanced anomalous Hall effect is summarized.These devices exhibit reconfigur-able logic capabilities and integrate nonvolatile data storage and computing functionalities.For current-driven spin logic devices,negative differential resistance elements are employed to nonlinearly enhance anomalous Hall effect signals from magnetic bits,enabling reconfig-urable Boolean logic operations.Besides,voltage-driven spin logic devices employ another type of negative differential resistance ele-ment to achieve logic functionalities with excellent cascading ability.By cascading several elementary logic gates,the logic circuit of a full adder can be obtained,and the potential of voltage-driven spin logic devices for implementing complex logic functions can be veri-fied.This review contributes to the understanding of the evolving landscape of spin logic devices and underscores the promising pro-spects they offer for the future of emerging computing schemes. 展开更多
关键词 spin logic spin–orbit torque negative differential resistance full-adder
下载PDF
基于量子元胞自动机的n位全加器设计
3
作者 张辉 解光军 张永强 《电子学报》 EI CAS CSCD 北大核心 2024年第2期626-632,共7页
量子元胞自动机(Quantum-dot Cellular Automata,QCA)以其功耗低、纳米级设计、运算速度高等特点被认为是一门新兴技术,在不久的将来有望取代CMOS工艺,用于量子计算机的电路设计.近年来,在QCA电路中有很多使用三输入择多门(M3)和三输入... 量子元胞自动机(Quantum-dot Cellular Automata,QCA)以其功耗低、纳米级设计、运算速度高等特点被认为是一门新兴技术,在不久的将来有望取代CMOS工艺,用于量子计算机的电路设计.近年来,在QCA电路中有很多使用三输入择多门(M3)和三输入异或门(XOR^(3))设计的全加器(Full Adder,FA).本文以这两种逻辑门为基础,结合QCA电路特有的时钟特点,设计了三种新型的n位全加器(FA1,FA2,FA3).FA1只使用了一个1位全加器,它的元胞的数量和电路面积比已发表的8位全加器至少减少了78%和90%,但一个时钟周期只能完成1位计算,延迟较大;FA2的元胞的数量和电路面积比已发表的8位全加器至少减少了47%和63%,可以在一个时钟周期内完成2位计算;FA3在一个时钟周期内可以进行4位计算,延迟最小.FA1、FA2和FA3作为n位全加器,随着全加器位数的增加,它们的元胞的数量和电路面积是不会改变的,这是以往设计所不能实现的. 展开更多
关键词 量子元胞自动机 全加器 三输入择多门 三输入异或门 时钟延迟
下载PDF
超导单磁通量子数字电路的全加器设计与应用探索
4
作者 杨若婷 任洁 +1 位作者 高小平 王镇 《电子学报》 EI CAS CSCD 北大核心 2023年第2期307-313,共7页
随着超导单磁通量子(Single Flux Quantum,SFQ)数字电路的集成度规模不断提升,基于SFQ标准单元库及知识产权(Intellectual Property,IP)电路的设计将会逐渐取代原有的专用定制化数字电路设计的方式.与此同时,IP电路也可以作为新设计方... 随着超导单磁通量子(Single Flux Quantum,SFQ)数字电路的集成度规模不断提升,基于SFQ标准单元库及知识产权(Intellectual Property,IP)电路的设计将会逐渐取代原有的专用定制化数字电路设计的方式.与此同时,IP电路也可以作为新设计方法研究和新工艺及单元库可靠性的验证电路.本文选择大规模数字电路中的基础运算单元全加器为研究对象,希望能在尚在开发中的工艺下得到一个更加稳定工作和完整测试功能的全加器.本文基于自研SIMIT Nb03工艺上开发的SFQ单元库,设计了两种类型的全加器,且实现了全加器逻辑功能和工作性能的低频与高频测试表征.本文的第二种单级型全加器跟同类型的其他全加器相比,在保证了结数量和面积消耗偏小的优势下,又减少了设计难度和便于灵活扩展,使得其在电路IP化使用中也具有指导意义.低频测试结果表明,两种全加器均正确工作,其中单级型全加器具备良好的工作阈值.该款全加器的高频测试显示电路最高工作频率可达22 GHz.本文对测试结果进行详细分析,并基于此针对大规模电路实现开展简单应用探索. 展开更多
关键词 超导数字电路 单磁通量子电路 知识产权电路 自研工艺 全加器
下载PDF
基于压控自旋轨道矩磁性随机存储器的存内计算全加器设计
5
作者 刘晓 刘迪军 +2 位作者 张有光 罗力川 康旺 《电子与信息学报》 EI CSCD 北大核心 2023年第9期3228-3233,共6页
随着互补金属氧化物半导体技术的特征尺寸的不断缩小,其面临的静态功耗问题缩越来越突出。自旋磁随机存储器(MRAM)由于其非易失性、高速读写能力、高集成密度和CMOS兼容性等良好特性,受到了学术界的广泛关注和研究。该文采用电压调控的... 随着互补金属氧化物半导体技术的特征尺寸的不断缩小,其面临的静态功耗问题缩越来越突出。自旋磁随机存储器(MRAM)由于其非易失性、高速读写能力、高集成密度和CMOS兼容性等良好特性,受到了学术界的广泛关注和研究。该文采用电压调控的自旋轨道矩随机存储器设计了一个存内计算可重构逻辑阵列,能够实现全部布尔逻辑功能和高度并行计算。在此基础上设计了存内计算全加器并在40 nm工艺下进行了仿真验证。结果表明,与当前先进研究相比,该文提出的全加器具有更高的并行度,能够实现更快的计算速度(约1.11 ns/bit)和更低的计算功耗(约5.07 fJ/bit)。 展开更多
关键词 全加器 存内计算 自旋轨道距 磁隧道结 可重构
下载PDF
自触发驱动的双极性脉冲叠加器 被引量:1
6
作者 饶俊峰 汪文超 +2 位作者 石富坤 庄龙宇 庄杰 《高电压技术》 EI CAS CSCD 北大核心 2023年第8期3258-3267,共10页
为了简化全固态双极性脉冲发生器中多个开关管的同步隔离驱动电路的复杂性,提出了一种自触发驱动的双极性脉冲叠加器。该电路将自触发驱动结构与特殊全桥电路相结合,只需提供2路隔离信号分别控制正、负极性第1级开关管,其他开关管通过... 为了简化全固态双极性脉冲发生器中多个开关管的同步隔离驱动电路的复杂性,提出了一种自触发驱动的双极性脉冲叠加器。该电路将自触发驱动结构与特殊全桥电路相结合,只需提供2路隔离信号分别控制正、负极性第1级开关管,其他开关管通过自触发驱动电路逐级导通与关断,从而实现双极性高压脉冲输出。对电路的结构设计、工作原理、参数设计进行了分析,并利用Pspice软件对电路的可行性进行了仿真验证。所研制的15级电源样机上的实验结果表明:在10 k?阻性负载上产生了稳定的重频双极性脉冲,正压与负压幅值2~5 kV可调,脉宽1~10μs可调,频率0~1k Hz可调。该脉冲叠加器体积小巧,结构紧凑,可进行模块化设计,为研制小型化脉冲电源提供了技术支持。 展开更多
关键词 双极性脉冲 脉冲叠加器 驱动电路 自触发 全桥电路
下载PDF
高性能全加器电路版图优化设计研究
7
作者 郭佳兴 王金梅 韩国英 《宁夏电力》 2023年第2期51-58,共8页
在现有全加器研究基础上,提出一种高性能全加器改进电路(improved full adder circuit,IFAC),通过改进全加器电路结构,优化电路元件工作数量,旨在提升加法器逻辑功能与运行状态。采用Candence软件搭载130 nm芯片锻造工艺,引入欧拉路径... 在现有全加器研究基础上,提出一种高性能全加器改进电路(improved full adder circuit,IFAC),通过改进全加器电路结构,优化电路元件工作数量,旨在提升加法器逻辑功能与运行状态。采用Candence软件搭载130 nm芯片锻造工艺,引入欧拉路径快速判寻法设计其电路版图,验证版图规则的合理性,并利用版图验证工具Dracula对电路进行仿真测试,结果表明本文所设计的全加器较常规全加器在处理复杂网络精确度、传输延迟时间、低功耗稳定运行及芯片面积方面有所提升。 展开更多
关键词 欧拉路径快速判寻法 全加器改进电路(improved full adder circuit IFAC) 纳米工艺 Candence 芯片面积
下载PDF
45nm低功耗、高性能Zipper CMOS多米诺全加器设计 被引量:9
8
作者 汪金辉 宫娜 +3 位作者 耿淑琴 侯立刚 吴武臣 董利民 《电子学报》 EI CAS CSCD 北大核心 2009年第2期266-271,共6页
提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper CMOS多米诺全加器.仿真过程中提出了功耗分布法,精... 提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper CMOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态. 展开更多
关键词 动态功耗 静态功耗 漏电流 ZIPPER CMOS多米诺全加器 电荷自补偿技术
下载PDF
基于量子细胞自动机的全加器实现 被引量:10
9
作者 王森 蔡理 郭律 《固体电子学研究与进展》 CAS CSCD 北大核心 2005年第2期148-151,共4页
基于量子细胞自动机的双稳态特性和数字电路,设计了异或门和加法器,采用半经典仿真方法对其进行了仿真,并与Tougaw等人设计的异或门和全加器进行了比较,结果显示在能实现同样的异或和加法功能的情况下,电路结构较为简单且使用的QCA数目... 基于量子细胞自动机的双稳态特性和数字电路,设计了异或门和加法器,采用半经典仿真方法对其进行了仿真,并与Tougaw等人设计的异或门和全加器进行了比较,结果显示在能实现同样的异或和加法功能的情况下,电路结构较为简单且使用的QCA数目大大减少,在规模上只有Tougaw设计的电路的一半左右,这对于减小以后设计的更复杂电路的规模有较大的借鉴意义。 展开更多
关键词 量子细胞自动机 异或门 全加器 半经典仿真方法
下载PDF
基于混合忆阻器-CMOS逻辑的全加器电路优化设计 被引量:4
10
作者 冯朝文 蔡理 +2 位作者 杨晓阔 张波 危波 《微纳电子技术》 北大核心 2019年第11期868-874,894,共8页
将一种电压阈值型压控双极性忆阻器模型与CMOS反相器进行混合设计,实现了"与"、"或"、"与非"、"或非"基本逻辑门。通过构建"异或"逻辑门新结构,提出一种基于混合忆阻器-CMOS逻辑的... 将一种电压阈值型压控双极性忆阻器模型与CMOS反相器进行混合设计,实现了"与"、"或"、"与非"、"或非"基本逻辑门。通过构建"异或"逻辑门新结构,提出一种基于混合忆阻器-CMOS逻辑的全加器电路优化设计方案。最后,分析忆阻器参数β,Vt,Ron和Roff对电路运算速度和输出信号衰减幅度的影响,研究了该优化设计的电路功能和特性,经验证模拟仿真结果与理论分析结果具有较好的一致性。研究结果表明:全加器优化设计结构更简单,版图面积更小,所需忆阻器数量减少22.2%,CMOS反相器数量减少50%;增大参数β值可提高运算速度,增大忆阻值比率Roff/Ron可减小逻辑输出信号衰减度。 展开更多
关键词 忆阻器 混合忆阻器-CMOS逻辑 电压阈值 全加器 信号衰减
下载PDF
多位快速加法器的设计 被引量:3
11
作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页
加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多
关键词 半加器 全加器 超前进位加法器 二叉树法
下载PDF
基于现场可编程门阵列的高斯滤波算法优化实现 被引量:5
12
作者 陈超 罗小华 +1 位作者 陈淑群 俞国军 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2017年第5期969-975,共7页
针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多... 针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多路选择器(MUX)的4-2压缩器、加数压缩的树型结构,对9个加数进行3个层次的压缩.经过优化后,只需1个全加器便可得求和结果.结果表明,经过加数压缩设计可以达到缩短关键路径、减少逻辑延时的目标,使逻辑延时缩小32.48%,同时还极大节省所需加法器宏单元数,为后续图像处理模块提供更大的设计自由度. 展开更多
关键词 高斯滤波器 保留进位加法器 基于MUX的4-2压缩器 加数压缩的树型结构 全加器
下载PDF
低功耗、高性能多米诺电路电荷自补偿技术 被引量:2
13
作者 汪金辉 宫娜 +2 位作者 侯立刚 吴武臣 董利民 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第7期1412-1416,共5页
提出了一种电荷自补偿技术来降低多米诺电路的功耗,并提高了电路的性能.采用电荷自补偿技术设计了具有不同下拉网络(PDN)和上拉网络(PUN)的多米诺电路,并分别基于65,45和32nmBSIM4SPICE模型进行了HSPICE仿真.仿真结果表明,电荷自补偿技... 提出了一种电荷自补偿技术来降低多米诺电路的功耗,并提高了电路的性能.采用电荷自补偿技术设计了具有不同下拉网络(PDN)和上拉网络(PUN)的多米诺电路,并分别基于65,45和32nmBSIM4SPICE模型进行了HSPICE仿真.仿真结果表明,电荷自补偿技术在降低电路功耗的同时,提高了电路的性能.与常规多米诺电路技术相比,采用电路自补偿技术的电路的功耗延迟积(PDP)的改进率可达42.37%.此外,以45nmZipperCMOS全加器为例重点介绍了功耗分布法,从而优化了自补偿路径,达到了功耗最小化的目的.最后,系统分析了补偿通路中晶体管宽长比,电路输入矢量等多方面因素对补偿通路的影响. 展开更多
关键词 自补偿电荷通路 功耗延迟积 ZIPPER CMOS全加器 多米诺电路
下载PDF
低电压低功耗全加器的研究设计 被引量:6
14
作者 卢君明 徐锋 胡鹏飞 《固体电子学研究与进展》 CAS CSCD 北大核心 2004年第3期369-372,395,共5页
采用传输管逻辑和低电压 XOR/XNOR结构 ,设计了一种新型的适用于低电源电压下工作的低功耗高速全加器电路。在 1 .8V工作电压下 ,获得了运算时间为 0 .85 lns,平均功耗 ( 5 0 MHz) 3.35 μW的良好特性。
关键词 低电压 低功耗 新型全加器电路
下载PDF
高速浮点乘法器设计 被引量:7
15
作者 吴金 应征 《电路与系统学报》 CSCD 北大核心 2005年第6期6-11,共6页
设计了一种符合IEEE-754标准的32bits高速CMOS浮点乘法器。该乘法器采用MBA算法和基于4:2compressor的树型结构完成CarrySave形式的部分积压缩,再由高速CarrySelect加法器求得乘积。电路设计采用了新型的高速加法运算单元。乘法器采用0... 设计了一种符合IEEE-754标准的32bits高速CMOS浮点乘法器。该乘法器采用MBA算法和基于4:2compressor的树型结构完成CarrySave形式的部分积压缩,再由高速CarrySelect加法器求得乘积。电路设计采用了新型的高速加法运算单元。乘法器采用0.35μm制程,内含19,197个晶体管。3.3V工作电压下(室温),乘法器延迟时间为3.807ns,功耗为107mW@100MHz。 展开更多
关键词 乘法器 Modified BOOTH algorithm 4:2 COMPRESSOR ROUND full ADDER
下载PDF
一种基于互补型单电子晶体管的全加器电路设计 被引量:9
16
作者 孙铁署 蔡理 《电子器件》 CAS 2005年第2期366-369,共4页
基于单电子晶体管(SET)的IV特性和CMOS数字电路的设计思想,提出了一种由28个互补型SET构成的全加器电路结构。该全加器优点为:简化了“P-SET”逻辑块;通过选取一组参数使输入和输出高低电平都接近于0.02mV和0mV,电压兼容性好;延迟时间短... 基于单电子晶体管(SET)的IV特性和CMOS数字电路的设计思想,提出了一种由28个互补型SET构成的全加器电路结构。该全加器优点为:简化了“P-SET”逻辑块;通过选取一组参数使输入和输出高低电平都接近于0.02mV和0mV,电压兼容性好;延迟时间短,仅为0.24ns。SPICE宏模型仿真结果验证了它的正确性。 展开更多
关键词 单电子晶体管 互补 反相器 全加器 SPICE宏模型
下载PDF
DSP芯片中全加器电路的优化设计 被引量:3
17
作者 方建平 史江一 +1 位作者 郝跃 朱志炜 《电路与系统学报》 CSCD 北大核心 2006年第2期145-148,共4页
全加器在DSP芯片中是一个非常重要的逻辑器件,在DSP芯片内部存在着大量的加法器,通过对加法器的优化设计,可以使DSP芯片的性能得到提高。在本文中以CPL结构(Complementary passtransistor logic)加法器为基础提出了一种优化的加法器结... 全加器在DSP芯片中是一个非常重要的逻辑器件,在DSP芯片内部存在着大量的加法器,通过对加法器的优化设计,可以使DSP芯片的性能得到提高。在本文中以CPL结构(Complementary passtransistor logic)加法器为基础提出了一种优化的加法器结构。并且通过HSPICE仿真,对28个晶体管的CMOS加法器、传统的CPL加法器和改进型的CPL加法器进行了比较。仿真的结果表明:改进型CPL加法器在功耗和延时等特性上比传统的28-TCMOS结构加法器和一般的CPL结构加法器有较大的提高。 展开更多
关键词 数字信号处理(DSP) 全加器 改进型CPL结构
下载PDF
16位超前进位加法器的设计 被引量:8
18
作者 谢莹 陈琳 《合肥工业大学学报(自然科学版)》 CAS CSCD 2004年第4期450-454,共5页
电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯... 电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。 展开更多
关键词 半加器 全加器 超前进位加法器 4位超前进位加法器 16位超前进位加法器
下载PDF
一种16×16位高速低功耗流水线乘法器的设计 被引量:3
19
作者 吴明森 李华旺 刘海涛 《微电子学与计算机》 CSCD 北大核心 2003年第8期151-153,共3页
提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善。使用0.5μmCMOS工艺模型,HSPICE模拟结果表明,在频率为150MH... 提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善。使用0.5μmCMOS工艺模型,HSPICE模拟结果表明,在频率为150MHz条件下,电源电压3.0V,其平均功耗为11.74mW,延迟为6.5ns。 展开更多
关键词 16×16位高速低功耗流水线乘法器 设计 BOOTH编码 算术逻辑单元 乘法器
下载PDF
面向低功耗的全加器优化设计 被引量:5
20
作者 张爱华 夏银水 《微电子学》 CAS CSCD 北大核心 2007年第4期588-591,共4页
在对现有全加器电路研究分析的基础上,提出了基于传输管逻辑的低功耗全加器。电路采用对称结构,平衡了电路延迟,消除了毛刺,降低了功耗。经PSPICE在0.24μm工艺下模拟仿真,与已发表的全加器电路的性能进行比较。测试结果表明,改进的新... 在对现有全加器电路研究分析的基础上,提出了基于传输管逻辑的低功耗全加器。电路采用对称结构,平衡了电路延迟,消除了毛刺,降低了功耗。经PSPICE在0.24μm工艺下模拟仿真,与已发表的全加器电路的性能进行比较。测试结果表明,改进的新全加器功耗可减小77.5%,同时能耗也是最低的。 展开更多
关键词 低功耗 全加器 传输晶体管
下载PDF
上一页 1 2 8 下一页 到第
使用帮助 返回顶部