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栅长L对GGNMOS抗静电能力的影响 被引量:3
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作者 李若瑜 李斌 罗宏伟 《电路与系统学报》 CSCD 北大核心 2005年第5期93-96,共4页
本文讨论了ESD保护器件GGNMOS(Gate Grounded NMOS)的栅长对其抗静电能力的影响,并用MEDICI进行仿真验证。基于仿真结果首次讨论了GGNMOS的栅长对其一次击穿电压、二次击穿电压和电流、导通电阻、耗散功率等的作用。
关键词 ESD ggnmos MEDICI 器件仿真
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ESD保护器件GGNMOS二次击穿前的建模 被引量:2
2
作者 刘瑶 姚若河 高英俊 《微电子学》 CAS CSCD 北大核心 2008年第5期647-651,共5页
基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性。通过与TLP实际测试结果的比较,证实... 基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性。通过与TLP实际测试结果的比较,证实了所推导模型的可行性。 展开更多
关键词 ESD保护器件 ggnmos 数值建模 大电流效应
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ESD应力下深亚微米GGNMOS二次击穿物理级建模仿真 被引量:3
3
作者 刘瑶 高英俊 《微电子学》 CAS CSCD 北大核心 2015年第6期804-808,共5页
基于静电放电(ESD)应力下深亚微米栅接地N型场效应晶体管(GGNMOS)二次击穿的物理特性,将建立的热击穿温度模型、热源模型与温度相关参数模型相结合,提出了一种新的电热模型,并进行了优化。基于这些模型,可仿真出器件的二次击穿电流值It2... 基于静电放电(ESD)应力下深亚微米栅接地N型场效应晶体管(GGNMOS)二次击穿的物理特性,将建立的热击穿温度模型、热源模型与温度相关参数模型相结合,提出了一种新的电热模型,并进行了优化。基于这些模型,可仿真出器件的二次击穿电流值It2(GGNMOS的失效阈值),进而模拟出GGNMOS全工作区域的VD-ID曲线。对两种不同的GGNMOS样品进行模拟仿真,将得到的结果与TLP(传输线脉冲)实验测试的结果相比较,证实了模型的可行性。利用该物理级模型,可快速评估GGNMOS的工艺、版图参数以及脉冲应力宽度对ESD鲁棒性的影响。 展开更多
关键词 ggnmos 静电放电 电热效应建模 二次击穿电流
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深亚微米GGNMOS器件ESD鲁棒性的优化与模拟 被引量:1
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作者 刘瑶 刘宏邦 《微电子学》 CAS CSCD 北大核心 2017年第1期130-134,共5页
基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指... 基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指条器件模型进行修正,得到的多指条模型能预估不同工艺条件下所需的N阱长度,以满足开启电压Vt1小于热击穿电压Vt2的设计规则。由仿真结果可知,对于一个0.35μm工艺下的10指条GGNMOS,通过减小栅极长度(L)、提高衬底掺杂浓度(N_(BC))和漏极掺杂浓度(N_E),以及从修正模型中得到合适的N阱长度,均可以增强器件的ESD鲁棒性。 展开更多
关键词 ESD ggnmos 建模 工艺参数 版图参数
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基于CMOS工艺设计GGNMOS ESD保护电路 被引量:1
5
作者 郑英兰 《仪表技术与传感器》 CSCD 北大核心 2010年第4期76-78,共3页
随着CMOS工艺技术的不断发展进入到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度。但随着器件尺寸的缩减,却出现了一些可靠性问题,其中ESD(electrostatic discharge)是当今MOS集成电... 随着CMOS工艺技术的不断发展进入到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度。但随着器件尺寸的缩减,却出现了一些可靠性问题,其中ESD(electrostatic discharge)是当今MOS集成电路中最重要的可靠性问题之一[1]。ESD现象主要对电子器件造成损坏为:在半导体中由于介质击穿而导致氧化物薄膜破裂;由于EOS(electrical overstress)引起过热,导致金属导线熔化;由于寄生的PNPN结构而导致CMOS器件闭锁;ESD使元器件结构中产生潜藏的缺陷,它们并不立即失效,但会引起断续的故障以及长期可靠性问题,这种损伤非常微弱,不易发现,即潜在损伤[2]。集成电路工业由ESD导致的损失是严重的问题。 展开更多
关键词 ESD ggnmos 可靠性
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运用器件模拟软件验证一种GGNMOS ESD保护电路的设计方案
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作者 田宝勇 付强 《辽宁大学学报(自然科学版)》 CAS 2009年第1期18-20,共3页
随着CMOS工艺技术发展到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度.但随着器件尺寸的缩减,却出现了一些可靠度的问题,其中ESD(electrostatic discharge)是当今MOS集成电路中最重... 随着CMOS工艺技术发展到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度.但随着器件尺寸的缩减,却出现了一些可靠度的问题,其中ESD(electrostatic discharge)是当今MOS集成电路中最重要的可靠性问题之一. 展开更多
关键词 ESD 保护电路 ggnmos
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基于GGNMOS的ESD建模与仿真技术研究 被引量:3
7
作者 郭鑫 唐晓莉 张怀武 《压电与声光》 CSCD 北大核心 2015年第2期327-329,共3页
随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,... 随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。 展开更多
关键词 栅极接地的NMOS(ggnmos) 人体模型(HBM) 静电放电(ESD) 建模 仿真
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深亚微米ESD保护器件GGNMOS性能分析与设计 被引量:2
8
作者 薛婧 肖立伊 曾名志 《中国集成电路》 2007年第12期46-50,58,共6页
本文采用MEDICI作为集成电路ESD保护常用器件—栅极接地NMOS管(GGNMOS)ESD性能分析的仿真工具,综合分析了各种对GGNMOS的ESD性能有影响的因素,如衬底掺杂、栅长、接触孔距离等,为深亚微米下ESD保护器件GGNMOS的设计提供了依据。通过分... 本文采用MEDICI作为集成电路ESD保护常用器件—栅极接地NMOS管(GGNMOS)ESD性能分析的仿真工具,综合分析了各种对GGNMOS的ESD性能有影响的因素,如衬底掺杂、栅长、接触孔距离等,为深亚微米下ESD保护器件GGNMOS的设计提供了依据。通过分析发现衬底接触孔到栅极距离对GGNMOS器件ESD性能也有一定影响,此前,对这一因素的讨论较少。最后,根据分析结果,给出了一个符合ESD性能要求的器件设计。 展开更多
关键词 ESD MEDICI 深亚微米ggnmos
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0.13μm GGNMOS管的ESD特性研究 被引量:2
9
作者 郭斌 王东 姜玉稀 《电子与封装》 2009年第12期11-16,共6页
当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0.13μm硅化物CMOS工艺,... 当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0.13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。 展开更多
关键词 静电泄放(ESD) 栅极接地NMOS(ggnmos) 骤回特性
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GGNMOS ESD器件的建模与仿真 被引量:1
10
作者 赵莉 《通信电源技术》 2020年第8期113-115,共3页
完成了GGNMOS ESD器件的建模,提出了ESD瞬时大脉冲条件下二次击穿前保护器件GGNMOS的理论模型,并利用Spectre工具完成了模型的仿真验证。通过仿真得到二次击穿前保护器件GGNMOS I-V特性曲线,确定设计的GGNMOS器件的触发电压Vt、维持电... 完成了GGNMOS ESD器件的建模,提出了ESD瞬时大脉冲条件下二次击穿前保护器件GGNMOS的理论模型,并利用Spectre工具完成了模型的仿真验证。通过仿真得到二次击穿前保护器件GGNMOS I-V特性曲线,确定设计的GGNMOS器件的触发电压Vt、维持电压Vp等电参数能否满足ESD器件设计窗口的需要。 展开更多
关键词 ESD器件 ggnmos 模型仿真 参数确定
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Design of GGNMOS ESD protection device for radiationhardened 0.18 μm CMOS process
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作者 Jianwei Wu Zongguang Yu +1 位作者 Genshen Hong Rubin Xie 《Journal of Semiconductors》 EI CAS CSCD 2020年第12期57-64,共8页
In this paper,the ESD discharge capability of GGNMOS(gate grounded NMOS)device in the radiation-hardened 0.18μm bulk silicon CMOS process(Rad-Hard by Process:RHBP)is optimized by layout and ion implantation design.Th... In this paper,the ESD discharge capability of GGNMOS(gate grounded NMOS)device in the radiation-hardened 0.18μm bulk silicon CMOS process(Rad-Hard by Process:RHBP)is optimized by layout and ion implantation design.The effects of gate length,DCGS and ESD ion implantation of GGNMOS on discharge current density and lattice temperature are studied by TCAD and device simulation.The size of DCGS,multi finger number and single finger width of ESD verification structures are designed,and the discharge capacity and efficiency of GGNMOS devices in ESD are characterized by TLP test technology.Finally,the optimized GGNMOS is verified on the DSP circuit,and its ESD performance is over 3500 V in HBM mode. 展开更多
关键词 total ionizing dose RHBP ggnmos ESD ion implantation STI TLP leakage current DCGS
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Improving robustness of GGNMOS with P-base layer for electrostatic discharge protection in 0.5-μm BCD process
12
作者 Fei Hou Ruibo Chen +3 位作者 Feibo Du Jizhi Liu Zhiwei Liu Juin J Liou 《Chinese Physics B》 SCIE EI CAS CSCD 2019年第8期393-396,共4页
Gate-grounded N-channel MOSFET(GGNMOS)has been extensively used for on-chip electrostatic discharge(ESD)protection.However,the ESD performance of the conventional GGNMOS is significantly degraded by the current crowdi... Gate-grounded N-channel MOSFET(GGNMOS)has been extensively used for on-chip electrostatic discharge(ESD)protection.However,the ESD performance of the conventional GGNMOS is significantly degraded by the current crowding effect.In this paper,an enhanced GGNMOS with P-base layer(PB-NMOS)are proposed to improve the ESD robustness in BCD process without the increase in layout area or additional layer.TCAD simulations are carried out to explain the underlying mechanisms of that utilizing the P-base layer can effectively restrain the current crowing effect in proposed devices.All devices are fabricated in a 0.5-μm BCD process and measured using the transmission line pulsing(TLP)tester.Compared with the conventional GGNMOS,the proposed PB-NMOS devices offer a higher failure current than its conventional counterpart,which can be increased by 15.38%.Furthermore,the PB-NMOS type 3 possesses a considerably lower trigger voltage than the conventional GGNMOS to protect core circuit effectively. 展开更多
关键词 ESD ggnmos failure current TRIGGER VOLTAGE
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Analysis on the positive dependence of channel length on ESD failure current of a GGNMOS in a 5 V CMOS 被引量:2
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作者 吴道训 蒋苓利 +2 位作者 樊航 方健 张波 《Journal of Semiconductors》 EI CAS CSCD 2013年第2期41-45,共5页
Contrary to general understanding, a test result shows that devices with a shorter channel length have a degraded ESD performance in the advanced silicided CMOS process. Such a phenomenon in a gate-grounded NMOSFET (... Contrary to general understanding, a test result shows that devices with a shorter channel length have a degraded ESD performance in the advanced silicided CMOS process. Such a phenomenon in a gate-grounded NMOSFET (GGNMOS) was investigated, and the current spreading effect was verified as the predominant factor. Due to transmission line pulse (TLP) measurements and Sentaurus technology computer aided design (TCAD) 2-D numerical simulations, parameters such as current gain, on-resistance and power density were discussed in detail. 展开更多
关键词 ESD channel length ggnmos current spreading
原文传递
基于MEDICI仿真的ESD保护器件设计方法 被引量:2
14
作者 李若瑜 李斌 罗宏伟 《微电子学与计算机》 CSCD 北大核心 2005年第12期70-73,77,共5页
文章讨论了用MEDICI作基于仿真的ESD保护电路设计方法,并以GGNMOS为例,给出了MEDICI仿真结果与实验数据的对照。结果表明此方法是一种有效仿真ESD保护电路在高温高电压大电流下特性的方法,可使ESD保护器件的设计周期缩短,成功率因此大... 文章讨论了用MEDICI作基于仿真的ESD保护电路设计方法,并以GGNMOS为例,给出了MEDICI仿真结果与实验数据的对照。结果表明此方法是一种有效仿真ESD保护电路在高温高电压大电流下特性的方法,可使ESD保护器件的设计周期缩短,成功率因此大大增加。 展开更多
关键词 ESD ggnmos MEDICI 器件仿真
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0.6um工艺NMOS ESD保护电路版图优化 被引量:2
15
作者 姜玉稀 陆嘉 +1 位作者 冉峰 杨殿雄 《微计算机信息》 北大核心 2008年第32期289-291,共3页
本文研究了在0.6um工艺下,数个版图参数对NMOS ESD保护器件性能的影响,并给出了这些版图参数适宜值的范围;提出了用于I/OPAD的ESD保护电路的版图优化方法,并证明了版图优化在提高ESD保护电路性能上的作用。
关键词 ESD 版图优化 DCGS SCGS ggnmos
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基于深亚微米工艺的ESD保护器件优化设计 被引量:1
16
作者 宁慧英 臧晶 《机械设计与制造》 北大核心 2012年第5期134-136,共3页
集成电路工艺目前已经发展到超深亚微米水平,静电放电危害变得更加突出。针对这一问题,首先介绍了基于CMOS工艺的静电放电保护电路结构及性能,并在此基础上讨论ESD电路的设计、仿真方法。这里以常用保护器件栅极接地NMOS(GGNMOS)为例,... 集成电路工艺目前已经发展到超深亚微米水平,静电放电危害变得更加突出。针对这一问题,首先介绍了基于CMOS工艺的静电放电保护电路结构及性能,并在此基础上讨论ESD电路的设计、仿真方法。这里以常用保护器件栅极接地NMOS(GGNMOS)为例,分析了尺寸参数对ESD保护性能的影响;同时给出了一个符合ESD保护性能要求的优化设计方案。器件采用TCAD软件Sentaurus进行工艺仿真和物理特性模拟,对设计给予了验证,结果显示在0.18μm工艺下本设计达到ESD防护指标。 展开更多
关键词 ESD ggnmos sentaurus仿真
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基于动态衬底电阻的自衬底触发ESD保护器件
17
作者 吴晓鹏 杨银堂 董刚 《西北大学学报(自然科学版)》 CAS CSCD 北大核心 2014年第1期41-45,共5页
利用版图设计方法对衬底触发多叉指GGNMOS器件进行了改进设计,优化了多叉指保护器件的触发均匀性。同时通过在保护器件源极扩散区周围增加N阱环来增大等效衬底电阻,以提高其触发性能。器件仿真结果表明,与传统GGNMOS器件和普通衬底触发G... 利用版图设计方法对衬底触发多叉指GGNMOS器件进行了改进设计,优化了多叉指保护器件的触发均匀性。同时通过在保护器件源极扩散区周围增加N阱环来增大等效衬底电阻,以提高其触发性能。器件仿真结果表明,与传统GGNMOS器件和普通衬底触发GGNMOS器件相比,所提出的基于动态衬底电阻的自衬底触发GGNMOS结构的ESD鲁棒性达到了9.7 mA/μm,同时触发电压也降低了约32%,达到了提高保护器件ESD鲁棒性和降低触发电压的目的。 展开更多
关键词 静电放电 多叉指ggnmos 自衬底触发 动态衬底电阻
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基于0.18μm工艺的I/O端口ESD防护设计 被引量:6
18
作者 程淩 白丽君 李娟 《电子与封装》 2019年第3期18-20,48,共4页
当两个拥有不同电势的物体接触时,电势差会导致电荷流动,从而产生放电,这种现象称为静电放电(Electrostatic Discharge,ESD)。ESD所产生的瞬间高电压和大电流,会烧毁击穿半导体中的器件,最终导致整个半导体芯片永久性失效。随着硅基CMO... 当两个拥有不同电势的物体接触时,电势差会导致电荷流动,从而产生放电,这种现象称为静电放电(Electrostatic Discharge,ESD)。ESD所产生的瞬间高电压和大电流,会烧毁击穿半导体中的器件,最终导致整个半导体芯片永久性失效。随着硅基CMOS工艺技术的不断进步,由ESD引起的失效问题也随着特征尺寸的变小而日益严重。首先分析了几种常见的静电放电模式以及测试模型,随后基于SMIC公司0.18μm BCD工艺,在传统GGNMOS抗辐照ESD结构基础上进行优化,设计一款GGNMOS+RC Power Clamp抗ESD结构。经流片测试后,证明该款电路抗ESD能力强,且性能稳定。 展开更多
关键词 ESD ggnmos ggnmos+RC POWER Clamp结构
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ESD保护器件栅接地N型MOS管开启后区域模拟方法
19
作者 刘瑶 高英俊 《广西科学》 CAS 2009年第2期154-157,共4页
基于ESD应力下栅接地N型MOS管(GGNMOS)的工作特性,提出2种开启后区域的器件级模型结构和相应的参数提取方法,并利用Matlab分别基于两种模型对不同工艺参数的样品进行模拟,获得相应的I-V特性曲线。虽然模型1比模型2简单,而且需要的参数少... 基于ESD应力下栅接地N型MOS管(GGNMOS)的工作特性,提出2种开启后区域的器件级模型结构和相应的参数提取方法,并利用Matlab分别基于两种模型对不同工艺参数的样品进行模拟,获得相应的I-V特性曲线。虽然模型1比模型2简单,而且需要的参数少,但是模型2比模型1更为精确,与实际情况更吻合,更加能够反映出工艺参数对样品开启后特性的影响。 展开更多
关键词 ESD ggnmos 模拟仿真 LNPN开启
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0.6μm SOI NMOS器件ESD性能分析及应用
20
作者 罗静 胡永强 +2 位作者 周毅 邹巧云 陈嘉鹏 《电子与封装》 2011年第11期33-36,40,共5页
ESD设计是SOI电路设计技术的主要挑战之一,文章介绍了基于部分耗尽0.6μm SOI工艺所制备的常规SOI NMOS器件的ESD性能,以及采用改进方法后的SOI NMOS器件的优良ESD性能。通过采用100ns脉冲宽度的TLP设备对所设计的SOI NMOS器件的ESD性... ESD设计是SOI电路设计技术的主要挑战之一,文章介绍了基于部分耗尽0.6μm SOI工艺所制备的常规SOI NMOS器件的ESD性能,以及采用改进方法后的SOI NMOS器件的优良ESD性能。通过采用100ns脉冲宽度的TLP设备对所设计的SOI NMOS器件的ESD性能进行分析,结果表明:SOI NMOS器件不适合直接作为主要器件承担SOI电路的ESD保护作用,但通过采用工艺优化、设计结构改进等方法优化后,可以作为SOI输出缓冲器或电源与地之间ESD主要保护器件使用,承担SOI电路ESD保护的重要作用。 展开更多
关键词 静电放电 SOINMOS ggnmos gcNMOS
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