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高压GGNMOS器件结构及工艺对ESD防护特性的影响
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作者 傅凡 万发雨 +1 位作者 汪煜 洪根深 《固体电子学研究与进展》 CAS 2024年第2期178-182,共5页
基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实... 基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实际应用中受到限制。本文通过计算机辅助设计技术仿真及传输线脉冲实验研究了工艺参数及版图结构对器件ESD防护性能的影响。结果表明,增加漂移区掺杂浓度可以有效提高器件失效电流;加强体接触和增加漂移区长度可以提高器件的维持电压,但失效电流会有所下降,占用版图面积也会更大。 展开更多
关键词 静电放电防护 栅极接地NMOS 维持电压 失效电流
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栅长L对GGNMOS抗静电能力的影响 被引量:3
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作者 李若瑜 李斌 罗宏伟 《电路与系统学报》 CSCD 北大核心 2005年第5期93-96,共4页
本文讨论了ESD保护器件GGNMOS(Gate Grounded NMOS)的栅长对其抗静电能力的影响,并用MEDICI进行仿真验证。基于仿真结果首次讨论了GGNMOS的栅长对其一次击穿电压、二次击穿电压和电流、导通电阻、耗散功率等的作用。
关键词 ESD ggnmos MEDICI 器件仿真
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ESD保护器件GGNMOS二次击穿前的建模 被引量:2
3
作者 刘瑶 姚若河 高英俊 《微电子学》 CAS CSCD 北大核心 2008年第5期647-651,共5页
基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性。通过与TLP实际测试结果的比较,证实... 基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性。通过与TLP实际测试结果的比较,证实了所推导模型的可行性。 展开更多
关键词 ESD保护器件 ggnmos 数值建模 大电流效应
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ESD应力下深亚微米GGNMOS二次击穿物理级建模仿真 被引量:3
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作者 刘瑶 高英俊 《微电子学》 CAS CSCD 北大核心 2015年第6期804-808,共5页
基于静电放电(ESD)应力下深亚微米栅接地N型场效应晶体管(GGNMOS)二次击穿的物理特性,将建立的热击穿温度模型、热源模型与温度相关参数模型相结合,提出了一种新的电热模型,并进行了优化。基于这些模型,可仿真出器件的二次击穿电流值It2... 基于静电放电(ESD)应力下深亚微米栅接地N型场效应晶体管(GGNMOS)二次击穿的物理特性,将建立的热击穿温度模型、热源模型与温度相关参数模型相结合,提出了一种新的电热模型,并进行了优化。基于这些模型,可仿真出器件的二次击穿电流值It2(GGNMOS的失效阈值),进而模拟出GGNMOS全工作区域的VD-ID曲线。对两种不同的GGNMOS样品进行模拟仿真,将得到的结果与TLP(传输线脉冲)实验测试的结果相比较,证实了模型的可行性。利用该物理级模型,可快速评估GGNMOS的工艺、版图参数以及脉冲应力宽度对ESD鲁棒性的影响。 展开更多
关键词 ggnmos 静电放电 电热效应建模 二次击穿电流
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深亚微米GGNMOS器件ESD鲁棒性的优化与模拟 被引量:1
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作者 刘瑶 刘宏邦 《微电子学》 CAS CSCD 北大核心 2017年第1期130-134,共5页
基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指... 基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指条器件模型进行修正,得到的多指条模型能预估不同工艺条件下所需的N阱长度,以满足开启电压Vt1小于热击穿电压Vt2的设计规则。由仿真结果可知,对于一个0.35μm工艺下的10指条GGNMOS,通过减小栅极长度(L)、提高衬底掺杂浓度(N_(BC))和漏极掺杂浓度(N_E),以及从修正模型中得到合适的N阱长度,均可以增强器件的ESD鲁棒性。 展开更多
关键词 ESD ggnmos 建模 工艺参数 版图参数
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基于CMOS工艺设计GGNMOS ESD保护电路 被引量:1
6
作者 郑英兰 《仪表技术与传感器》 CSCD 北大核心 2010年第4期76-78,共3页
随着CMOS工艺技术的不断发展进入到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度。但随着器件尺寸的缩减,却出现了一些可靠性问题,其中ESD(electrostatic discharge)是当今MOS集成电... 随着CMOS工艺技术的不断发展进入到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度。但随着器件尺寸的缩减,却出现了一些可靠性问题,其中ESD(electrostatic discharge)是当今MOS集成电路中最重要的可靠性问题之一[1]。ESD现象主要对电子器件造成损坏为:在半导体中由于介质击穿而导致氧化物薄膜破裂;由于EOS(electrical overstress)引起过热,导致金属导线熔化;由于寄生的PNPN结构而导致CMOS器件闭锁;ESD使元器件结构中产生潜藏的缺陷,它们并不立即失效,但会引起断续的故障以及长期可靠性问题,这种损伤非常微弱,不易发现,即潜在损伤[2]。集成电路工业由ESD导致的损失是严重的问题。 展开更多
关键词 ESD ggnmos 可靠性
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运用器件模拟软件验证一种GGNMOS ESD保护电路的设计方案
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作者 田宝勇 付强 《辽宁大学学报(自然科学版)》 CAS 2009年第1期18-20,共3页
随着CMOS工艺技术发展到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度.但随着器件尺寸的缩减,却出现了一些可靠度的问题,其中ESD(electrostatic discharge)是当今MOS集成电路中最重... 随着CMOS工艺技术发展到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度.但随着器件尺寸的缩减,却出现了一些可靠度的问题,其中ESD(electrostatic discharge)是当今MOS集成电路中最重要的可靠性问题之一. 展开更多
关键词 ESD 保护电路 ggnmos
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一种新型结构栅耦合ggNMOS ESD保护电路研究 被引量:1
8
作者 张冰 柴常春 +1 位作者 杨银堂 吴晓鹏 《电路与系统学报》 CSCD 北大核心 2011年第5期84-89,共6页
针对现有栅耦合NMOS(gate coupled NMOS,gcNMOS)静电放电(electrostatic discharge,ESD)保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS(gate coupled gate grounded NMOS... 针对现有栅耦合NMOS(gate coupled NMOS,gcNMOS)静电放电(electrostatic discharge,ESD)保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS(gate coupled gate grounded NMOS,gc-ggNMOS)ESD保护电路,这种结构通过利用保护电路中漏、栅交叠区的寄生电容作为耦合电容,连接保护电路栅与地的多晶硅(poly)电阻作为耦合电阻,在有效解决原有gcNMOS结构"触发死区"现象的同时,还避免了因引入特定耦合电容带来版图面积的增加,进而提高了ESD保护电路鲁棒性指标。本文采用ISE-TCAD仿真软件,建立了0.6μm CSMC6S06DPDM-CT02CMOS工艺下gc-ggNMOS ESD保护电路的3D物理结构模型,并对此种结构中关键性参数耦合电阻、电容与触发电压特性的关系进行了系统仿真。仿真表明,当耦合电容为定值时,保护电路触发电压随耦合电阻阻值的增加而减小,这一结果与流片的传输线脉冲(transmission line pulsing,TLP)测试结果吻合。全新结构的gc-ggNMOS ESD保护电路通过了5KV人体放电模式(human body model,HBM)测试。本文的研究结果为次亚微米MOS ESD保护电路的设计提供了一种新的参考依据。 展开更多
关键词 栅耦合栅接地NMOS(gate coupled GATE grounded NMOS gc-ggnmos) 静电放电(electrostatic discharge ESD) 栅耦合电阻 栅耦合电容 传输线脉冲(transmission line pulsing TLP)
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基于GGNMOS的ESD建模与仿真技术研究 被引量:3
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作者 郭鑫 唐晓莉 张怀武 《压电与声光》 CSCD 北大核心 2015年第2期327-329,共3页
随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,... 随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。 展开更多
关键词 栅极接地的NMOS(ggnmos) 人体模型(hbm) 静电放电(ESD) 建模 仿真
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深亚微米ESD保护器件GGNMOS性能分析与设计 被引量:2
10
作者 薛婧 肖立伊 曾名志 《中国集成电路》 2007年第12期46-50,58,共6页
本文采用MEDICI作为集成电路ESD保护常用器件—栅极接地NMOS管(GGNMOS)ESD性能分析的仿真工具,综合分析了各种对GGNMOS的ESD性能有影响的因素,如衬底掺杂、栅长、接触孔距离等,为深亚微米下ESD保护器件GGNMOS的设计提供了依据。通过分... 本文采用MEDICI作为集成电路ESD保护常用器件—栅极接地NMOS管(GGNMOS)ESD性能分析的仿真工具,综合分析了各种对GGNMOS的ESD性能有影响的因素,如衬底掺杂、栅长、接触孔距离等,为深亚微米下ESD保护器件GGNMOS的设计提供了依据。通过分析发现衬底接触孔到栅极距离对GGNMOS器件ESD性能也有一定影响,此前,对这一因素的讨论较少。最后,根据分析结果,给出了一个符合ESD性能要求的器件设计。 展开更多
关键词 ESD MEDICI 深亚微米ggnmos
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GGNMOS叉指宽度与金属布线对ESD防护性能的影响 被引量:1
11
作者 梁海莲 董树荣 +2 位作者 顾晓峰 李明亮 韩雁 《固体电子学研究与进展》 CAS CSCD 北大核心 2013年第2期194-198,共5页
栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar... 栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。 展开更多
关键词 栅接地N型金属氧化物半导体场效应晶体管 静电放电 双极型-互补型金属氧化物半导体-双扩散金属氧化物半导体工艺 叉指 金属布线 失效电流
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0.13μm GGNMOS管的ESD特性研究 被引量:2
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作者 郭斌 王东 姜玉稀 《电子与封装》 2009年第12期11-16,共6页
当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0.13μm硅化物CMOS工艺,... 当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0.13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。 展开更多
关键词 静电泄放(ESD) 栅极接地NMOS(ggnmos) 骤回特性
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基于Verilog-A的深亚微米GGNMOS ESD保护器件可调模型研究
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作者 吴晓鹏 杨银堂 董刚 《兰州大学学报(自然科学版)》 CAS CSCD 北大核心 2013年第2期270-275,共6页
针对深亚微米工艺实现的GGNMOS器件推导分析了其相关寄生元件的工作机理和物理模型,并基于Verilog-A语言建立了保护器件的电路仿真模型.详细讨论了保护器件寄生衬底电阻对保护器件触发电压的影响,进一步给出了衬底电阻值可随源极扩散到... 针对深亚微米工艺实现的GGNMOS器件推导分析了其相关寄生元件的工作机理和物理模型,并基于Verilog-A语言建立了保护器件的电路仿真模型.详细讨论了保护器件寄生衬底电阻对保护器件触发电压的影响,进一步给出了衬底电阻值可随源极扩散到衬底接触扩散间距调节的解析表达式并用于特性模拟,仿真结果与流片器件的传输线脉冲测试结果吻合. 展开更多
关键词 栅接地NMOS 静电放电 衬底电阻 传输线脉冲
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GGNMOS ESD器件的建模与仿真 被引量:1
14
作者 赵莉 《通信电源技术》 2020年第8期113-115,共3页
完成了GGNMOS ESD器件的建模,提出了ESD瞬时大脉冲条件下二次击穿前保护器件GGNMOS的理论模型,并利用Spectre工具完成了模型的仿真验证。通过仿真得到二次击穿前保护器件GGNMOS I-V特性曲线,确定设计的GGNMOS器件的触发电压Vt、维持电... 完成了GGNMOS ESD器件的建模,提出了ESD瞬时大脉冲条件下二次击穿前保护器件GGNMOS的理论模型,并利用Spectre工具完成了模型的仿真验证。通过仿真得到二次击穿前保护器件GGNMOS I-V特性曲线,确定设计的GGNMOS器件的触发电压Vt、维持电压Vp等电参数能否满足ESD器件设计窗口的需要。 展开更多
关键词 ESD器件 ggnmos 模型仿真 参数确定
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Improving robustness of GGNMOS with P-base layer for electrostatic discharge protection in 0.5-μm BCD process
15
作者 Fei Hou Ruibo Chen +3 位作者 Feibo Du Jizhi Liu Zhiwei Liu Juin J Liou 《Chinese Physics B》 SCIE EI CAS CSCD 2019年第8期393-396,共4页
Gate-grounded N-channel MOSFET(GGNMOS)has been extensively used for on-chip electrostatic discharge(ESD)protection.However,the ESD performance of the conventional GGNMOS is significantly degraded by the current crowdi... Gate-grounded N-channel MOSFET(GGNMOS)has been extensively used for on-chip electrostatic discharge(ESD)protection.However,the ESD performance of the conventional GGNMOS is significantly degraded by the current crowding effect.In this paper,an enhanced GGNMOS with P-base layer(PB-NMOS)are proposed to improve the ESD robustness in BCD process without the increase in layout area or additional layer.TCAD simulations are carried out to explain the underlying mechanisms of that utilizing the P-base layer can effectively restrain the current crowing effect in proposed devices.All devices are fabricated in a 0.5-μm BCD process and measured using the transmission line pulsing(TLP)tester.Compared with the conventional GGNMOS,the proposed PB-NMOS devices offer a higher failure current than its conventional counterpart,which can be increased by 15.38%.Furthermore,the PB-NMOS type 3 possesses a considerably lower trigger voltage than the conventional GGNMOS to protect core circuit effectively. 展开更多
关键词 ESD ggnmos failure current TRIGGER VOLTAGE
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漏极接触孔到栅间距对GGNMOS保护器件的影响
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作者 吴晓鹏 杨银堂 +1 位作者 董刚 高海霞 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2014年第4期26-30,共5页
研究了不同漏极接触孔到栅间距对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响,并分析了相关物理机制.基于中芯国际0.18μm互补金属氧化物半导体工艺进行流片,并进行传输线脉冲测试,得到了不同漏极接触孔到栅间... 研究了不同漏极接触孔到栅间距对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响,并分析了相关物理机制.基于中芯国际0.18μm互补金属氧化物半导体工艺进行流片,并进行传输线脉冲测试,得到了不同漏极接触孔到栅间距(DCGS)值的保护器件单位宽度失效电流水平的变化趋势.结合器件仿真,分析了保护器件的电、热分布情况.研究结果表明,DCGS值的增大,使电流密度峰值向远离沟道的方向移动,从而降低了尖端放电的风险.同时,当DCGS值增大到一定阈值时,由于漏区与衬底温度达到平衡,因此失效电流水平出现饱和趋势. 展开更多
关键词 漏极接触孔到栅间距 静电放电 栅接地N型金属氧化物半导体
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Design of GGNMOS ESD protection device for radiationhardened 0.18 μm CMOS process
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作者 Jianwei Wu Zongguang Yu +1 位作者 Genshen Hong Rubin Xie 《Journal of Semiconductors》 EI CAS CSCD 2020年第12期57-64,共8页
In this paper,the ESD discharge capability of GGNMOS(gate grounded NMOS)device in the radiation-hardened 0.18μm bulk silicon CMOS process(Rad-Hard by Process:RHBP)is optimized by layout and ion implantation design.Th... In this paper,the ESD discharge capability of GGNMOS(gate grounded NMOS)device in the radiation-hardened 0.18μm bulk silicon CMOS process(Rad-Hard by Process:RHBP)is optimized by layout and ion implantation design.The effects of gate length,DCGS and ESD ion implantation of GGNMOS on discharge current density and lattice temperature are studied by TCAD and device simulation.The size of DCGS,multi finger number and single finger width of ESD verification structures are designed,and the discharge capacity and efficiency of GGNMOS devices in ESD are characterized by TLP test technology.Finally,the optimized GGNMOS is verified on the DSP circuit,and its ESD performance is over 3500 V in HBM mode. 展开更多
关键词 total ionizing dose RHBP ggnmos ESD ion implantation STI TLP leakage current DCGS
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65nm CMOS工艺下新型静电防护衬底改造GGNMOS 被引量:2
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作者 郑剑锋 韩雁 +4 位作者 马飞 董树荣 苗萌 吴健 曾杰 《微电子学》 CAS CSCD 北大核心 2012年第6期885-888,共4页
为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65nmCMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS。测试结果表明,与传统GGNMOS结构相比,新型结构具有... 为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65nmCMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS。测试结果表明,与传统GGNMOS结构相比,新型结构具有低触发电压(3V)以及更高的失效电流(增加23.5%)等优点。 展开更多
关键词 纳米集成电路工艺 静电防护 栅接地场效应晶体管
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静电注入对55nm MV/HV GGNMOS ESD性能的影响 被引量:1
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作者 王新泽 毛海央 +1 位作者 金海波 龙克文 《微电子学》 CAS 北大核心 2021年第1期132-136,共5页
静电防护问题是提升集成电路可靠性面临的主要挑战之一。基于55 nm HV CMOS工艺,研究了静电注入对中压(MV)和高压(HV)GGNMOS(Gate-Grounded NMOS)器件静电防护性能的影响。研究结果表明,对MV GGNMOS器件来说,静电注入能够在有效降低开... 静电防护问题是提升集成电路可靠性面临的主要挑战之一。基于55 nm HV CMOS工艺,研究了静电注入对中压(MV)和高压(HV)GGNMOS(Gate-Grounded NMOS)器件静电防护性能的影响。研究结果表明,对MV GGNMOS器件来说,静电注入能够在有效降低开启电压(V_(t))、保持电压(V_(h))的同时,减小对二次击穿电流(I_(t2))的影响,且注入面积的改变对器件性能的影响极为有限;对HV GGNMOS器件来说,提高静电注入浓度能够有效提高静电防护能力。 展开更多
关键词 静电注入 静电防护 栅极接地NMOS 中压/高压
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Design of 5GHz low noise amplifier with HBM SiGe 0. 13μm BiCMOS process
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作者 徐建 Xi Chen +2 位作者 Li Ma Yang Zhou Wang Zhigong 《High Technology Letters》 EI CAS 2018年第3期227-231,共5页
A fully integrated low noise amplifier( LNA) for WLAN 802. 11 ac is presented in this article.A cascode topology combining BJT and MOS transistor is used for better performance. An inductive source degeneration is cho... A fully integrated low noise amplifier( LNA) for WLAN 802. 11 ac is presented in this article.A cascode topology combining BJT and MOS transistor is used for better performance. An inductive source degeneration is chosen to get 50 Ohm impedance matching at the input. The noise contribution of common gate transistor is analyzed for the first time. The designed LNA is verified with IBM silicon-germanium(SiGe ) 0. 13μm BiCMOS process. The measured results show that the designed LNA has the gain of 13 dB and NF of 2. 8 dB at the center frequency of 5. 5 GHz. The input reflection S11 and output reflection S22 are equal to-19 dB and-11 dB respectively. The P-1 dB and IIP3 are-8. 9 dBm and 6. 6 dBm for the linearity performance respectively. The power consumption is only 1. 3 mW under the 1. 2 V supply. LNA achieves high gain,low noise,and high linearity performance,allowing it to be used for the WLAN 802. 11 ac applications. 展开更多
关键词 low noise amplifier (LNA) noise figure (NF) WLAN802.11 ac S-PARAMETERS SiGe BiCMOS
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