面向SW26010-Pro的1、2级BLAS函数众核并行优化技术

BLAS (basic linear algebra subprograms)是高性能扩展数学库的一个重要模块,广泛应用于科学与工程计算领域. BLAS 1级提供向量-向量运算, BLAS 2级提供矩阵-向量运算.针对国产SW26010-Pro众核处理器设计并实现了高性能BLAS 1、2级函数.基于RMA通信机制设计了从核归约策略,提升了BLAS 1、2级若干函数的归约效率.针对TRSV、TPSV等存在数据依赖关系的函数,提出了一套高效并行算法,该算法通过点对点同步维持数据依赖关系,设计了适用于三角矩阵的高效任务映射机制,有效减少了从核点对点同步的次数,提高了函数的执行效率.通过自适应优化、向量压缩、数据复用等技术,进一步提升了BLAS 1、2级函数的访存带宽利用率.实验结果显示, BLAS 1级函数的访存带宽利用率最高可达95%,平均可达90%以上, BLAS 2级函数的访存带宽利用率最高可达98%,平均可达80%以上.与广泛使用的开源数学库GotoBLAS相比, BLAS 1、2级函数分别取得了平均18.78倍和25.96倍的加速效果. LU分解、QR分解以及对称特征值问题通过调用所提出的高性能BLAS 1、2级函数取得了平均10.99倍的加速效果.

基于天脉1操作系统的HKSP6101处理器看门狗驱动的设计与实现

看门狗机制是防止计算机控制系统出现不可逆转的故障的一个主要措施,合理使用此机制可以较大程度上提高系统运行的可靠性。针对目前天脉一嵌入式操作系统缺乏看门狗驱动具体设计与实现的问题,分析了基于HKSP6101国产处理器的控制接口模块看门狗驱动的框架结构及驱动程序设计流程,主要包括设备访问、寄存器组的读写、中断处理机制等内容。经过多轮测试和大量实际应用,证实该文设计的看门狗驱动程序能够对HKSP6101处理器芯片的系统状态进行稳定监控。

申威26010众核处理器上一维FFT实现与优化

根据申威26010众核处理器的特点提出了基于两层分解的一维FFT众核并行算法.该算法基于迭代的Stockham FFT计算框架和Cooley-Tukey FFT算法,将大规模FFT分解成一系列的小规模FFT来计算,并通过设计合理的任务划分方式、寄存器通信、双缓冲以及SIMD向量化等与计算平台相关的优化方法来提高FFT的计算性能.最后对所提出算法的性能进行了测试,相比于单主核上运行的FFTW3.3.4库,获得了平均44.53x的加速比,最高加速比可达56.33x,且其带宽利用率最高可达83.45%.

两路STM-1开销和支路净荷处理的设计实现

利用低成本的FPGA实现两路STM-1开销和TU3/TU12支路净荷处理,同时利用FPGA内嵌的PLL产生155m线路时钟和77M参考时钟,以满足系统对时序的要求。设计支持19m和77m两种Telecombus总线接口,支持TU3/TU12或混合模式的净荷处理。

基于DSP的MPEG-1音视频的软件合成方法及其应用

文章介绍了一种在 TMSC60 0 0系列 DSP芯片上实现 MPEG-1标准的音视频数据合成的软件实现方法 ,详述了音视频信号的同步与实时播放的实现要点 ,同时介绍其相关应用。该实现方法可以满足在嵌入式网络多媒体监控系统中实时编解码并显示的应用需求 。

基于1-wire总线的多主从嵌入处理器通信

介绍了ARM9 S3C2440处理器作为主控制器,通过1-wire总线和多个从处理器MSP430单片机通信的设计方案,DS2408用于主从控制器之间寻址与通信的接口器件。该系统用于北方地区暖气分户热计量改造项目,ARM9 S3C2440处理器用于每栋民用楼房的集中式热分配表的控制器,MSP430单片机用于每家户内室温控制器的微处理器。

QoS在网络处理器NP-1c上的实现

主要介绍了QoS机制和网络处理器NP-1c的体系结构,并参照DiffServ模型,结合网络处理器NP-1c的结构特点,提出了QoS在NP-1c中的实现方案。

天脉1下龙芯1B网卡驱动设计与实现

针对某嵌入式项目需要实现基于龙芯1B处理器的计算和以太网通信功能。文中采用龙心1B处理器集成两路千兆以太网,基于天脉1嵌入式实时操作系统,设计实现了龙芯1B处理器平台下双网卡以太网驱动。网卡驱动可同时支持基于以太网的调试和通信功能;也可通过一路网卡进行调试,同时使用另外一路网卡进行通信。实验结果证明,所设计实现的以太网驱动功能正确,在天脉1嵌入式操作系统下,能正确实现对龙芯1B处理器两路千兆网卡的控制;网卡驱动能正确,可靠地工作,以太网通信功能正常。

基于NP内核的STM-1数据采集卡的实现

文中介绍了TD-SCDMA信令测试仪中一种基于NP网络处理器的STM-1数据采集卡的实现方案,主要分析了STM-1数据采集卡的各个模块,详细说明了数据采集卡的数据处理流程。

Research on Superscalar Digital Signal Processor

Under the direction of design space theory,in this paper we discuss the design of a superscalar pipelining using the way of multiple issues,and the implement of a superscalar based RISC DSP architecture,SDSP.Furthermore,in this paper we discuss the validity of instruction prefetch,the branch prediction,the depth of instruction window and other issues that can affect the performance of superscalar DSP.

嵌入式处理器在片调试功能的验证

以龙芯1号处理器为研究对象,探讨了基于JTAG的处理器在片调试功能的验证方法.根据在片调试的结构特征建立了功能覆盖率模型,并以访存模式为基准分步建立虚拟验证原型.整个验证将定向功能测试和指令集随机测试有机地结合起来,迅速定位了设计中多个难以发现的错误.最终验证的功能覆盖率达到100%,FPGA原型经长时间运行无误.

温度传感器和一线总线协议

数字式一线温度传感器的出现为数字式传感器的发展奠定了基础。介绍了一线总线温度传感器的工作原理及其采用的协议规范 ,讨论了其同单片机和有关电路同其的接口电路 。

基于“魂芯一号”的雷达信号处理机设计

以4片"魂芯一号"国产高性能DSP处理器和FPGA为核心,设计了一种新型通用雷达信号处理机。处理机采用高速链路口实现4片DSP处理器之间的点对点通信,采用Altera公司的高端FPGA芯片作数据预处理和接口协议转换。该处理机具有很高的运算性能和数据交换能力,并具有较好的通用性、可重构性和扩展性。通过运算性能测试,并在信号处理机上实现某数字阵列雷达信号处理,验证了"魂芯一号"的性能和应用价值。

基于VPM和随机激励的处理器核仿真建模

为提高处理器核仿真模型的效率,提出基于SimpleScalar架构对龙芯1号处理器进行虚拟处理器模型行为建模,IPC平均误差为2.3%,速度达到每秒1 000 000条指令。基于可控随机事件机制实现的总线功能模型可以为片上系统(SoC)设计提供激励主动生成方案和片上互连验证功能。实验结果证明,该方法对处理器IP仿真建模具有普适意义,能够被无缝融入SoC流程中。

MP3音频解码在内存空间中的优化

MP3采用MPEG-1 LayerⅢ音频压缩编码标准,数据压缩率高、失真小,同时解码需要占用较大的内存空间。针对以上问题,在16 bit定点数字信号处理器芯片实现MP3解码算法时,对一些复杂算法进行优化,并且通过合理分配内部动态和静态存储空间,对动态存储器进行直接存储器存取操作,将动态数据临时存储在外存中,对静态存储器通过空间混用和压缩冗余数据等方法缩减内存占用空间。在解码速度提高的情况下,内存占用从大于40 KB降至15.9 KB。

基于排队模型的网络处理器设计验证

基于流量模型的测试在芯片设计尤其是网络处理器的设计验证中得到广泛应用。传统的芯片设计验证强调功能验证上的完备性,但网络处理器芯片对数据包的处理性能有苛刻要求。该文采用M/M/1排队模型评估网络处理器芯片数据包处理能力。仿真结果表明,该验证可在设计早期评估出网络处理器的设计性能,提高网络处理器的设计质量。

一种具有高精度显示功能的LED光柱显示器设计

详细讨论了利用ＬＥＤ光柱显示器实现１‰精度显示的原理和基于单片机的软硬件实现方法，这种方法在以光柱显示器作为百分比显示的显示调节仪表中，具有很高的实用价值。

一种专用指令集安全处理器的架构设计与实现

提出一种专用指令集安全处理器的架构设计和VLSI实现方法,取得了高效的密码运算能力及良好的硬件结构和指令集可扩展性.通过分析对称密码算法和散列算法特点,本文基于低成本RISC结构,提出并行查找表与特殊算术逻辑单元相结合的架构设计方法,并以包含密码学专用指令的指令集与其对应,使密码算法程序代码密度紧凑、执行效率高.本设计可执行SMS4、AES、SHA-1等算法,并提出一种安全存储方法,提高安全处理器系统的抗攻击能力.

UHF RFID标签基带处理器的ASIC设计

提出了一款基于EPC Class1 Generation2协议的UHF RFID标签基带处理器。考虑到工作距离是无源标签的一个重要指标,要提高工作距离,就要降低标签功耗,采取了一系列低功耗措施,如2.56MHz和1.28MHz的双时钟策略、增加单元开关功能以及使用异步计数器等。设计采用TSMC 0.18μm工艺,工作电压为1.8V,功耗为6.4μW,版图尺寸为415μm×398μm。采用Xilinx的FPGA开发平台进行验证,测试结果满足C1G2协议要求。

基于龙芯IP核SoC芯片的FPGA验证技术研究

阐述了片上系统(SoC)设计的发展情况和现场可编程门阵列(FPGA)的独特优势,为基于龙芯I号处理器IP核的SoC设计了FPGA验证平台,并介绍了怎样利用该平台进行软硬件协同设计、SoC系统移植、IP核验证和运行实时操作系统。