基于FPGA的Serial RapidIO协议的设计与实现

在对RapidIO协议和Serial RapidIO(SRIO,下同)IPcore用户接口介绍的基础上,详细描述了Serial RapidIO交换架构在FPGA上的编程方法,并采用双缓存机制实现了位宽、数据流速的转换,完成了多SRIO节点间的高速数据通信,具有较强的通用性和可移植性。

一种轻小型遥感相机多通道高速图像传输方案

遥感相机图像传输接口性能是影响相机整体性能的重要指标,为解决多通道相机图像数据传输速率高且同时满足轻小型化需求的问题,文章提出一种高吞吐率、低误码率的轻小型相机多通道高速图像数据传输方案,该方案基于CoaXPress接口采用Aurora 8B/10B通信协议,通过FPGA吉比特发送器(Gigabit Transceiver,GTX)实现4套焦面组件下行的高速图像传输,测试数据率达到13 Gbit/s,同时实现上行21 Mbit/s的相机控制数据率。仿真及测试结果表明:该方案极大地提高了相机的图像数据传输速率,接口电缆数量较传统减少近50%,可满足轻小型遥感相机多通道高速图像传输需求,为各类遥感相机高速小型化提供新的解决方案。

基于SRIO的双备份数据传输

为了解决在特殊条件下数据通道受到外界因素影响导致数据无法传输的问题,提出一种基于SRIO的双备份数据传输设计方案。设计中使用两个独立的SRIO IP核来实现主路通道和备份通道数据的独立传输,同时通过通道选择模块对数据传输通道进行备份选择。该方案以Xilinx的Kintex 7系列FPGA为SRIO的连接设备,物理层以FPGA芯片内部集成的GTX高速串行收发器作为传输基础;传输链路采用“光模块+光缆”代替电缆实现数据的高速可靠传输,该方案已运用到遥测系统数据采集装置项目,实现了FPGA设备间双备份数据传输。

基于高速串行总线的DSP+FPGA架构图像处理系统设计

采用高性能DSP+FPGA架构可满足嵌入式图像处理系统对大数据量、复杂算法的实时处理需求,传统的DSP+FPGA架构使用并行外部存储器接口作为数据传输接口,走线条数较多,布线难度大,故障点多。采用高速串行总线可解决以上问题,本文提出一种基于高速串行总线的DSP+FPGA架构图像处理系统,采用PCIe总线作为DSP与FPGA之间的图像数据传输通道,SRIO总线作为DSP与DSP之间的数据传输通道,SGMII总线作为DSP与PHY芯片的数据传输通道。高速串行总线使得数据传输率更高,布线更容易,减小了电磁干扰,提高了抗干扰能力。本文设计的系统已在实际场所中部署并稳定运行,验证了设计的可行性和系统的可靠性。

星载CCD图像数据高速可靠性传输接口设计

随着高分辨率卫星载荷CCD相机的分辨率越来越高,其获取的图像数据量急剧增加,如何将载荷数据高速可靠地传输至后端设备处理是必须解决的问题。本文在高速串行接口芯片TLK2711和同源时钟的基础上进行研究,针对星载TLK2711在高速数传链路中可能出现的传输误码等问题进行分析,提出了一种基于低复杂度CRC算法的高速数传接口设计,分别从硬件和逻辑两个方面进行高速数传的可靠性分析。硬件方面基于同源时钟,在发送端和接收端对FPGA和TLK2711提供参考时钟,逻辑方面通过FB-SC-CRC校验方法,在高速传输时为数据提供数据监测、少错纠正的技术保障,降低了数据传输时的资源消耗。经试验验证,通过使用同源时钟,该数传接口实现了可靠的数据传输,码率可达1600 Mbit/s,误码率约为0,逻辑资源使用比传统CRC降低了约2/3。

塑闪探测器读出系统的高速串行数据传输模块设计

针对塑闪探测器读出系统对高速串行数据传输的需求,本文设计了一种基于FPGA的高速串行数据传输模块,旨在实现塑闪探测器读出系统的高效数据传输。该模块采用串行/解串(Serializer/Deserializer,SerDes)器件TLK2711,构建全双工点对点的串行通信协议,逻辑设计涵盖了控制模块、发送模块、接收模块以及发送/接收FIFO等。在FPGA平台上实现后,通过ModelSim进行仿真验证该模块在链路同步、数据帧传输和链路管理的表现。完成仿真后进行上板验证,实现了2.5 Gb/s的高速串行传输速率和小于10-12的误码率。这一设计显著提升了数据传输性能,为塑闪探测器读出系统的精确性和稳定性提供支持。

Chiplet技术发展与挑战

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。

基于CoaXPress接口的高速串行传输系统设计

CoaXPress是一种新型高速数字图像传输接口标准,适用于各种高速和高带宽图像传输应用。本文设计实现了一种基于CoaXPress接口的高速串行传输系统。针对多路高速串行数据传输、调度、缓存和同步难题,硬件上每个模块设计4路CoaXPress接口,模块以FPGA为核心,采用PCIe3.0×8接口与主控制器进行通信,使用DDR4缓存高速数据;FPGA固件逻辑设计中使用XDMA硬核与主控制器进行通信,使用FDMA完成对DDR4的数据调度,使用GTH收发高速串行数据;采用FIFO缓存同步技术和PXI_TRIG触发总线技术相结合的方法,成功地实现了8个CoaXPress发送模块共32路发送接口之间的同步。最终对CoaXPress接口模块和系统进行了测试,CoaXPress接口的眼图、码速率、误码率、同步精度均满足要求。本文所设计的基于CoaXPress接口的高速串行传输系统工作稳定,性能可靠,已应用于新一代空间飞行器载荷—数传链路测试。

综合化航空电子系统中信号处理模块的健康管理方法

随着我国航空电子系统高集成综合化的广泛应用,针对我国航空领域健康管理技术体系不完善、缺少健康管理系统设计、验证技术等问题,就综合化系统中的重要计算单元——信号处理模块,设计了一种标准接口模型,实现了此模型下的模块初始化、自检及状态信息上报、门限设置、日志记录等模块健康管理功能及故障上报功能。该方法通过模块管理和功能应用解耦,保证了健康管理方法的独立性、通用性以及故障上报和状态收集的及时性,大大缩短了任务系统定位故障时间,提高了航空电子系统的可靠性。

一款用于双向传输高速接口的阻抗校准电路

在具有双向传输功能的高速串行接口中,发射机输出端的两个电阻对电路性能有很大的影响。为提升电路在复杂环境中的工作性能,需要对电阻进行阻抗校准。传统的阻抗校准存在着功耗高、面积大、系统误差大、收敛时间长等缺点。针对上述问题,设计了一款用于双向传输高速串行接口的阻抗校准电路,通过共用电流源的方式有效地减小了阻抗校准电路的面积及功耗,并消除了电流源失配带来的系统误差;引入了带有失调消除的比较器,并对比较器中存在的开关管漏电及时钟馈通等效应进行优化,降低了校准电路的系统误差;使用了逐次逼近寄存器(Successive Approximation Register,SAR)逻辑对最佳的电阻校准控制码进行查找,从而减小了收敛时间。在SMIC 40 nm工艺上实现了一款高精度,低功耗,且可对两个电阻分别进行调节的阻抗校准电路。对两个待校准电阻进行蒙特卡洛分析,阻抗校准的3σ值分别为201.76 mΩ,198.80 mΩ,阻抗校准电路整体功耗为4.205 mW。

基于AHB的多模式xSPI控制器设计

为了提高嵌入式处理器访问外部设备的速率,满足不同场景下的应用需求,设计了一种基于先进高性能总线(AHB)的多模式高速扩展串行外部设备接口(xSPI)控制器。该控制器支持最多八线的接口传输宽度及双边沿触发的传输方式,允许在间接访问模式、状态轮询模式及内存映射模式下传输数据,并提供传输宽度和传输阶段控制。基于功能案例以及SMIC 55 nm工艺下的逻辑综合和现场可编程门阵列(FPGA)验证对该控制器进行功能和性能测试。结果表明,该控制器可以通过用户配置来调整传输宽度和边沿触发方式,在多种工作模式下对外部数据进行读/写。此外,其还可以实现可编程的中断触发、时钟延展、直接存储器访问(DMA)传输请求等,且性能良好,最大时钟频率为200 MHz。

低抖动快锁定10.9~12.0 GHz电荷泵锁相环

基于65 nm CMOS工艺,设计适用于高速SerDes串行链路的低抖动高速电荷泵锁相环(CPPLL)电路.通过优化环路带宽以及压控振荡器(VCO)、电荷泵和鉴频鉴相器的电路结构,抑制电压纹波和内部噪声引起的抖动,以在满足SerDes链路需要的宽频范围和高速要求的同时,电荷泵锁相环能够获得较小的抖动偏差和稳定的时钟信号.包括整个焊盘在内的芯片面积为0.309 mm2.测试结果表明,电荷泵锁相环能够实现10.9~12 GHz的输出时钟信号,其在10 MHz频偏处的相位噪声、参考杂散和品质因数(FoM)分别为-111.47 dBc/Hz、-25.14 dBc和-223.5 dB.当输入参考频率为706.25 MHz时, CPPLL能够在600μs后输出稳定的11.3 GHz时钟信号,且RMS抖动为973.9 fs,约为0.065 UI.在电源电压为1.2 V下,电路的功耗为47.3 mW.所设计的锁相环(PLL)电路能够适用于20 Gb/s及以上的高速通信链路系统.

高速串口以太网通信系统研究与设计

为了解决当前串口转以太网通信模块中传输速率慢、实时性差、实用性不高等问题,文中设计了一种高速实时以太网通信方案。该方案以FPGA作为驱动平台,结合以太网协议栈芯片CH395Q的特性优化了SPI通信协议,提高了数据传输速率;设计并实现了一种高速串行通信转低速串行通信的技术,极大地提高了数据传输的实时性。通过UDP数据组帧的形式进行网口数据收发,测试结果表明,该系统进行数据传输时SPI的实际传输速率能够达到15 Mbit/s,而且以太网通信的平均丢包率为0.085 2%。

基于JESD204B接口的波形产生FPGA设计

提出了一种基于JESD204B接口的波形产生的FPGA设计方案,该设计主要由FPGA、DAC、DDR3以及网口芯片组成,实现产生双通道、频率范围为2 GHz~3.5 GHz的中频信号。FPGA与DAC由高速串行接口JESD204B进行连接,实现双通道的波形产生、数字上变频及数模转换,网口芯片与DDR3用于传输和存储一些特殊数字波形。详细介绍了JESD204B接口时钟同步、DDS信号发生器、数字波形接收、缓存和发送等关键功能的设计。最后通过频谱分析仪抓捕DAC输出的中频信号验证了FPGA设计的可靠性。

串行链路IBIS-AMI模型信号完整性分析及优化

为解决高速串行链路通信时由于均衡器未精细配置导致的信号完整性问题,通过研究IBIS-AMI模型均衡结构对信号完整性的影响,使用田口试验法建立仿真试验,实现各均衡参数优化,解决了均衡器参数需要精细配置的问题。建立并分析一阶线性模型,对最佳参数组合下的眼图做出预测,并将仿真值与预测值进行对比,验证了最佳参数组合的准确性。在最佳均衡参数下,发射端与接收端得到的预测值和仿真值最大偏差不超过6%,证明了该最佳参数组合是准确的。眼图扩张程度提升了25%,信号质量明显变好,为系统驱动程序设置与信号完整性研究提供了较好的指导与参考。

基于CH579的高速串口服务器

针对目前的串口到网口数据透传模块存在传输速度慢、稳定性差、串口参数无法远程配置等问题,设计了一种基于CH579型号单片机的高速串口转以太网服务器。该系统通过采用串口八级FIFO缓存方式提高数据传输速率,通过优化串口成帧机制降低丢包率从而提高系统稳定性,通过设计串口参数配置协议实现上位机对串口参数的远程配置。测试结果表明:系统进行透明传输时串口最高波特率能达到5 Mbit/s,平均丢包率为0.0650%。因此该系统在提高串口波特率,提升系统稳定性和通用性上有明显改善。

一种高速SerDes接收端自适应判决反馈均衡器设计

针对高速通信中背板信道非理想特性引入的码间串扰问题,提出了一种增益自适应判决反馈均衡器(DFE)设计方法。该方法采用半速率结构,可在提高码间抗串扰的同时适应高速传输要求。通过引入自适应反馈环路实现最小均方算法(S-SLMS),并根据码间串扰大小自动调整抽头系数以达到最佳均衡效果;采用动态比较器对数据进行采样,在完成正确采样的同时引入尽可能小的延迟。采用5.4 Gbps输入信号进行仿真,结果表明,该均衡器可对加扰的输入信号正确恢复数据,恢复出的眼图宽度为0.91UI,成功消除了2个后标分量,有效消除了码间串扰,DFE整体电路功耗仅17.8 mW。

国产FPGA高速串行接口误码率测试软件设计

随着内嵌高速串行接口FPGA的广泛应用,其信号质量的监测变得极为重要。设计了1种基于国产FPGA芯片的高速串行接口误码率测试软件,采用软核实现高速串行接口误码率统计、属性动态重配置,利用上位机软件进行实时监测,有效地提高了测试效率。通过实际用例详述了软件进行误码率测试的方法与步骤,进而验证了该软件测试的有效性。研究结果表明,该软件具有较好的用户体验度、较高的测试效率,对FPGA国产化进程起到了积极的推动作用。

高速背板的设计及测试研究

高速背板作为高速串行链路的重要组成部分,随着高速背板连接器的蓬勃发展和日益提升的速率需求而不断迭代。从高速背板性能指标约束、设计流程和信号完整性验证3个方面,总结25 Gbps高速背板的信号完整性保证的控制方法及相关测试指导,为高速背板的设计提供参考。

应用于红外大面阵数据传输的接口电路设计

红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18μm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal,LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。