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Improving Detectability of Resistive Shorts in FPGA Interconnects
1
作者 高海霞 董刚 杨银堂 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2005年第4期683-688,共6页
The behavior of resistive short defects in FPGA interconnects is investigated through simulation and theoretical analysis.The results show that these defects result in timing failures and even Boolean faults for small... The behavior of resistive short defects in FPGA interconnects is investigated through simulation and theoretical analysis.The results show that these defects result in timing failures and even Boolean faults for small defect resistance values.The best detection situations for large resistance defect happen when the path under test makes a v-to-v′ transition and another path causing short faults remains at value v.Small defects can be detected easily through static analysis.Under the best test situations,the effects of supply voltage and temperature on test results are evaluated.The results verify that lower voltage helps to improve detectability.If short material has positive temperature coefficient,low temperature is better;otherwise,high temperature is better. 展开更多
关键词 fpga resistive shorts DETECT improvEMENT
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改进四帧差分运动目标检测算法的FPGA实现
2
作者 严飞 孟川 +2 位作者 郑绪文 李楚 刘银萍 《通信技术》 2024年第11期1213-1220,共8页
针对传统的帧间差分运动目标检测算法易出现虚假边缘及边缘缺失等现象,设计了一种改进的四帧差分运动目标检测系统,将图像边缘信息与四帧差分算法相融合对运动目标进行检测,并在现场可编程门阵列(Field Programmable Gate Array,FPGA)... 针对传统的帧间差分运动目标检测算法易出现虚假边缘及边缘缺失等现象,设计了一种改进的四帧差分运动目标检测系统,将图像边缘信息与四帧差分算法相融合对运动目标进行检测,并在现场可编程门阵列(Field Programmable Gate Array,FPGA)平台上构建了视频图像处理系统。该系统主要由图像采集模块、图像缓存模块、图像处理模块和图像显示模块4个部分组成。通过OV5640摄像头采集1 024×768分辨率的图像数据,将采集的图像数据存入DDR3中,并采用改进的四帧差分算法对运动目标进行检测与标记,最终传输至高清多媒体接口(High-Definition Multimedia Interface,HDMI)外接显示器实时输出结果。实验结果表明,该系统可以准确检测出摄像头采集的视频源中的多个运动目标,并满足实时检测要求。 展开更多
关键词 改进四帧差分 fpga 边缘检测 DDR3 多运动目标检测
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GO-CFAR检测器在FPGA上的实现 被引量:3
3
作者 赵冰 姜玉国 +1 位作者 邱军海 王世桥 《现代电子技术》 2008年第13期81-82,92,共3页
提出了采用FPGA技术对雷达的视频信号进行GO-CFAR检测,克服了DSP处理速度有限、实时性差和ASIC器件灵活性差的问题。以自行研制的雷达信号处理PCI卡为平台,详细介绍了GO-CFAR算法在FPGA芯片上实现的原理和过程,并结合仿真结果说明了利用... 提出了采用FPGA技术对雷达的视频信号进行GO-CFAR检测,克服了DSP处理速度有限、实时性差和ASIC器件灵活性差的问题。以自行研制的雷达信号处理PCI卡为平台,详细介绍了GO-CFAR算法在FPGA芯片上实现的原理和过程,并结合仿真结果说明了利用FPGA进行恒虚警检测的优势,为雷达恒虚警检测的工程实现提出了一条新思路。 展开更多
关键词 雷达 go-cfar fpga VHDL
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An efficient algorithm and FPGA implementation of video luminance transient improvement 被引量:1
4
作者 汪彦刚 《High Technology Letters》 EI CAS 2010年第4期359-365,共7页
In this paper, a high-performance and low-complexity luminance transient improvement (LTI) algorithm is proposed and efficiently implemented on field programmable gate army (FPGA) devices, which can be widely used... In this paper, a high-performance and low-complexity luminance transient improvement (LTI) algorithm is proposed and efficiently implemented on field programmable gate army (FPGA) devices, which can be widely used to enhance the sharpness of digital video. The proposed algorithm generates the cor- rection signal by using the difference of the outputs of two Gaussian filters with different variances, and then modulates the correction signal adaptively according to the local contrast information of video frames. A 2-D min/max nonlinear filter is employed to suppress overshoots around edges. The proposed algorithm is thoroughly confirmed by experiments and compared with other algorithms on irrkages, which produces steeper edges and better visual quality while suppressing noise and artifacts. And the hardware architecture suitable for FPGA implementation is optimized based on the property of the algorithm and proves to be effective and efficient in many respects, such as resource consumption, performance and reconfigura- bility. The specific implementation details on both Xilinx and Ahera FPGA devices are also described in this paper. 展开更多
关键词 video enhancement luminance transient improvement (LTI) field programmable gate array fpga
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改进型CLAHE图像增强算法及其FPGA实现
5
作者 林立芃 杨朝阳 +2 位作者 伍明诚 王仁平 阴亚东 《电子测量技术》 北大核心 2024年第10期126-133,共8页
为解决CLAHE算法硬件资源消耗量大的问题,从硬件实现的角度对算法进行两方面改进。针对裁剪阈值,提出了一种普适性裁剪阈值确定方法,基于信息熵和结构相似性构造了品质因数,以品质因数最佳作为评判标准确定硬件实现中的裁剪阈值,在平衡... 为解决CLAHE算法硬件资源消耗量大的问题,从硬件实现的角度对算法进行两方面改进。针对裁剪阈值,提出了一种普适性裁剪阈值确定方法,基于信息熵和结构相似性构造了品质因数,以品质因数最佳作为评判标准确定硬件实现中的裁剪阈值,在平衡图像增强对比度和失真度的同时,避免消耗硬件资源对图像数据本身进行大量计算。针对超阈值像素再分配,提出了一种改进型分配方法,将超阈值像素仅均分给未超阈值的灰度级,且若其再次超阈值则停止分配,在降低图像失真度的同时,避免反复像素分配带来的硬件开销。在改进型CLAHE算法的基础上,完成基于FPGA的低照度图像增强系统实现,实验结果表明,在普适性裁剪阈值下,增强后的图像能够普遍获得更高的品质因数,具有更佳的综合效果;改进型像素再分配方法对比常规方法,图像在信息熵平均损失3.28%的代价下结构相似性可平均提升8.88%;低照度图像增强系统可实现640×480@60 fps的图像采集与处理。本设计可为图像增强算法的硬件实现提供一种新的参考。 展开更多
关键词 图像增强 CLAHE改进算法 裁剪阈值 像素再分配 fpga
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基于改进准循环码的FPGA抗辐射容错方法
6
作者 陈夏楠 赵亮 《探测与控制学报》 CSCD 北大核心 2024年第5期80-86,共7页
针对SRAM型FPGA在辐射环境中易受高能粒子影响发生单粒子多位翻转的问题,提出一种基于改进位交织技术的(16,8)准循环码抗单粒子多位翻转容错方法。在分析FPGA的典型多位翻转错误图样的基础上,采用软容错中的错误检测与纠正思想将传统的(... 针对SRAM型FPGA在辐射环境中易受高能粒子影响发生单粒子多位翻转的问题,提出一种基于改进位交织技术的(16,8)准循环码抗单粒子多位翻转容错方法。在分析FPGA的典型多位翻转错误图样的基础上,采用软容错中的错误检测与纠正思想将传统的(16,8)准循环码和改进位交织技术相结合来提高编解码的软容错能力。仿真和硬件平台试验表明,该方法可以实现对FPGA中由于单粒子效应所导致的至多五位突发错误的纠正和两位随机错误的检测,同时具有编解码不额外增加冗余位、实现简单和容错能力强的特点,为增强SRAM型FPGA在应用过程中的抗单粒子翻转能力、提高相关系统的辐照可靠性提供了可行途径。 展开更多
关键词 SRAM型fpga 单粒子多位翻转 改进准循环码 错误检测与纠正
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Incorporation of Reduced Full Adder and Half Adder into Wallace Multiplier and Improved Carry-Save Adder for Digital FIR Filter
7
作者 S. Chinnapparaj D. Somasundareswari 《Circuits and Systems》 2016年第9期2467-2475,共9页
Improvement of digital FIR filter is vital in the field of Digital Signal Processing in order to reduce the area, delay and power. Multiplication and Accumulation (MAC) unit of Finite Impulse Response (FIR) filte... Improvement of digital FIR filter is vital in the field of Digital Signal Processing in order to reduce the area, delay and power. Multiplication and Accumulation (MAC) unit of Finite Impulse Response (FIR) filter has been designed using efficient multiplier and adder circuits for optimized APT (Area,Power and Timing) product. In this paper, the design of direct form FIR filter with efficient MAC unit has been presented. Initially, full adder and half adder structures are shrunk down by reducing number of gates. These compact full adder and half adder structures are incorporated into Wallace Multiplier and Improved Carry-Save Adder. The proposed 16-bit Carry-Save Adder has been improved by splitting into four parallel phases. Consequently the delay of enhanced Carry- Save Adder is reduced. Generation of carry output is performed using number of OR gates in a sequential manner. All these enhanced architectures are incorporated into the Digital FIR Filter to reduce the area, delay and power utilization. 展开更多
关键词 Direct Form FIR Filter Compact Full Adder and Half Adder improved Carry-Save Adder Modified Wallace Multiplier fpga
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FPGA-based plasma sterilization device for wound-edge recognition
8
作者 Huijuan Lu Xiaorong Tang +3 位作者 Minglei Li Xueping Jiang Wenxiang Xiao Hua Li 《Nanotechnology and Precision Engineering》 EI CAS CSCD 2024年第3期56-70,共15页
There is a currently a lack of large-area plasma sterilization devices that can intelligently identify the shape of a wound for automatic steriliza-tion.For this reason,in this work,a plasma sterilization device with ... There is a currently a lack of large-area plasma sterilization devices that can intelligently identify the shape of a wound for automatic steriliza-tion.For this reason,in this work,a plasma sterilization device with wound-edge recognition was developed using afield-programmable gate array(FPGA)and a high-performance image-processing platform to realize intelligent and precise sterilization of wounds.SOLIDWORKS was used to design the mechanical structure of the device,and it was manufactured using 3D printing.The device used an improvement of the traditional Sobel detection algorithm,which extends the detection of edges in only the x and y directions to eight directions(0○,45○,90○,135○,180○,225○,270○,and 315○),completing the wound-edge detection by adaptive thresholding.The device can be controlled according to different shapes of sterilization area to adjust the positioning of a single plasma-jet tube in the horizontal plane for two-dimensional move-ment;the distance between the plasma-jet tube and the surface of the object to be sterilized can be also adjusted in the vertical direction.In this way,motors are used to move the plasma jet and achieve automatic,efficient,and accurate plasma sterilization.It was found that a good sterilization effect could be achieved at both the culture-medium level and the biological-tissue level.The ideal sterilization parameters at the culture-medium level were a speed of 2 mm/s and aflow rate of 0.6 slm,while at the biological-tissue level,these values were 1 mm/s and 0.6 slm,respectively. 展开更多
关键词 fpga Wound-edge recognition improvement of the Sobel algorithm PLASMA Automatic and precise sterilization
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传感器动态误差高速并行修正方法及其FPGA实现 被引量:25
9
作者 吴健 张志杰 王文廉 《传感技术学报》 CAS CSCD 北大核心 2012年第1期67-71,共5页
为了运用动态补偿器来修正由传感器系统特性引起的动态误差,提出了一种基于改进粒子群优化(PSO)算法的动态补偿器设计方法,该方法有效的克服了PSO算法的初始值对补偿器系数的影响。为了将获得的最优动态补偿器运用于实时在线测量,将分... 为了运用动态补偿器来修正由传感器系统特性引起的动态误差,提出了一种基于改进粒子群优化(PSO)算法的动态补偿器设计方法,该方法有效的克服了PSO算法的初始值对补偿器系数的影响。为了将获得的最优动态补偿器运用于实时在线测量,将分布式算法引入到动态补偿器的硬件结构设计中,完成了传感器动态补偿器的高速并行FPGA实现。实验表明高速并行动态补偿器不但能够修正传感器的动态误差,而且其高速并行结构极大减少了对FPGA资源的占用率并有效地提高了系统等效吞吐率。 展开更多
关键词 动态误差 改进粒子群优化算法 分布式算法 fpga 动态补偿器
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基于改进的Rife测频算法及其FPGA实现 被引量:5
10
作者 司伟建 郝鑫 +1 位作者 赵忠凯 陈涛 《弹箭与制导学报》 CSCD 北大核心 2012年第1期205-207,共3页
为了提高数字接收机的测频精度,文中在分析Rife算法性能的基础上,提出了一种改进的Rife测频算法,并对该算法的原理和FPGA实现步骤进行了详细说明。仿真结果表明,在相同的信噪比条件下,该算法的测频误差小于Rife算法。同时,为了提高算法... 为了提高数字接收机的测频精度,文中在分析Rife算法性能的基础上,提出了一种改进的Rife测频算法,并对该算法的原理和FPGA实现步骤进行了详细说明。仿真结果表明,在相同的信噪比条件下,该算法的测频误差小于Rife算法。同时,为了提高算法的运算速度,在利用FPGA实现时,将对数运算利用查找表方法实现,采用减法操作替代除法运算,使测频速度高达240MHz。最终实测结果验证了算法的有效性。 展开更多
关键词 频率估计 改进Rife算法 fpga实现
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视频芯片中的OSD核的设计及FPGA的实现 被引量:3
11
作者 罗韬 姚素英 +1 位作者 史再峰 陆尧 《吉林大学学报(工学版)》 EI CAS CSCD 北大核心 2008年第6期1452-1457,共6页
设计了一种数字在屏幕显示(On Screen Display,OSD)控制核。该设计基于图像分层技术,采用多混合结构实现OSD图像的分层混合显示,增强了人机对话功能。存储器资源的组织方式采用改进型的二步索引算法,该算法通过对行字符组和字符的两次... 设计了一种数字在屏幕显示(On Screen Display,OSD)控制核。该设计基于图像分层技术,采用多混合结构实现OSD图像的分层混合显示,增强了人机对话功能。存储器资源的组织方式采用改进型的二步索引算法,该算法通过对行字符组和字符的两次索引获得OSD菜单显示所需的字符点阵信息,使得菜单编号存储器中存储的数据得到了精简,在实现相同功能的前提下对片内存储器资源的需求降低大约38%。利用现场可编程门阵列(FPGA)进行验证和性能测试,满足设计要求。 展开更多
关键词 电子技术 屏幕显示控制核 字符 fpga 改进型的二步索引法
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基于FPGA的神经网络自整定PID控制器设计 被引量:4
12
作者 江吕锋 白瑞林 沈宪明 《自动化仪表》 CAS 2005年第5期12-14,17,共4页
本文基于FPGA(现场可编程门阵列)技术实现了改进的BP网络自整定PID控制器的设计。首先,采用MATLAB设计控制器,针对特定被控对象模型,在闭环控制系统中通过改进的BP网络算法训练神经网络,获得比较理想的系统输出;依据训练好的网络权值,在... 本文基于FPGA(现场可编程门阵列)技术实现了改进的BP网络自整定PID控制器的设计。首先,采用MATLAB设计控制器,针对特定被控对象模型,在闭环控制系统中通过改进的BP网络算法训练神经网络,获得比较理想的系统输出;依据训练好的网络权值,在FPGA集成开发环境下,基于VHDL(甚高速集成电路硬件描述语言)设计BP网络自整定PID控制器,完成时序仿真测试,并在一种具体的FPGA器件上实现。实验表明,其设计过程合理,实现结果正确,适合于采用复杂智能控制策略并要求实时性、快速性的单片或小型控制系统。 展开更多
关键词 神经网络 控制器设计 自整定PID控制器 高速集成电路硬件描述语言 现场可编程门阵列 MATLAB BP网络算法 闭环控制系统 集成开发环境 fpga器件 智能控制策略 技术实现 对象模型 系统输出 网络权值 VHDL 仿真测试 设计过程
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基于FPGA的硬件排序系统设计 被引量:2
13
作者 胡二猛 钱承山 +1 位作者 张永宏 许强 《电子技术应用》 北大核心 2015年第12期39-41,共3页
针对软件排序速度慢、排序数据量小以及占用CPU资源多等问题,设计了一种基于FPGA的硬件排序系统。排序过程采用DMA工作方式,不占用CPU资源;数据传输采用SISO(串行输入/串行输出)方式,减少FPGA内部布线资源,增强排序系统可靠性。利用Mode... 针对软件排序速度慢、排序数据量小以及占用CPU资源多等问题,设计了一种基于FPGA的硬件排序系统。排序过程采用DMA工作方式,不占用CPU资源;数据传输采用SISO(串行输入/串行输出)方式,减少FPGA内部布线资源,增强排序系统可靠性。利用Modelsim仿真工具对硬件排序系统进行仿真验证,仿真结果表明,硬件排序系统可以有效提高排序效率以及降低CPU使用率。 展开更多
关键词 fpga 硬件排序 DMA SISO 提高排序效率
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FIR数字滤波器的FPGA实现研究 被引量:16
14
作者 刘庆良 卢荣军 李建清 《电子设计工程》 2010年第3期59-61,64,共4页
为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能,在Xilinx ISE10.1开发平台中,采用Verilog HDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构,并在Model... 为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能,在Xilinx ISE10.1开发平台中,采用Verilog HDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构,并在ModelSim仿真验证平台中仿真了实现设计。结果表明,改进串行结构的实现消耗资源少但滤波速度慢,并行结构的实现滤波速度快但消耗资源多,而DA算法的实现速度仅取决于输入数据的宽度,所以滤波速度通常较快且消耗的资源较少。 展开更多
关键词 FIR数字滤波器 改进的串行结构 并行结构 DA结构 fpga
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中值滤波算法的研究及其FPGA实现 被引量:4
15
作者 李弓 吴艳 《广西科技大学学报》 2016年第2期56-61,共6页
对已有的传统中值滤波算法、快速中值滤波算法进行了基于FPGA设计实现.在此基础上提出了快速中值滤波的一种改进算法,并进行了设计.3种中值算法都利用Verilog HDL进行编程,通过对比仿真结果,表明了改进算法在达到较好的滤波效果的同时... 对已有的传统中值滤波算法、快速中值滤波算法进行了基于FPGA设计实现.在此基础上提出了快速中值滤波的一种改进算法,并进行了设计.3种中值算法都利用Verilog HDL进行编程,通过对比仿真结果,表明了改进算法在达到较好的滤波效果的同时在硬件实现上的优越性. 展开更多
关键词 中值滤波 改进算法 fpga 仿真
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光流法运动估计在FPGA上的实现与性能分析 被引量:8
16
作者 王向军 张继龙 阴雷 《光学精密工程》 EI CAS CSCD 北大核心 2019年第1期211-220,共10页
图像序列的光流估计理论在机器视觉领域已被提出多年,但算法的高计算复杂度限制了其在工业领域的应用。为了满足应用的实时性要求,阐述了一种光流实时估计的实现方法。为了提高算法精度及减少FPGA片内资源消耗,对L&K光流计算方法进... 图像序列的光流估计理论在机器视觉领域已被提出多年,但算法的高计算复杂度限制了其在工业领域的应用。为了满足应用的实时性要求,阐述了一种光流实时估计的实现方法。为了提高算法精度及减少FPGA片内资源消耗,对L&K光流计算方法进行改进。首先,通过设计两层光流计算架构来提高精度。针对在此过程中出现的外部存储器读写速率不够的问题,提出一次读取同时分层缓存、分时计算的方法。考虑到两层光流在计算过程中的迭代关联性,设计了满足要求的外部存储器数据读出顺序表;然后,针对卷积运算资源消耗大的问题,设计了新的卷积权重函数,能够将卷积计算量降低73%,从而节省了大量逻辑资源;最后通过实验验证,所提出的FPGA光流计算方法的精度高于运行在PC平台的L&K方法,卷积计算资源消耗明显降低。设计的系统可以完成1 280×1 024pixel、60frame/s输入视频的计算,满足光流计算的实时性要求。 展开更多
关键词 两层光流 改进L&K算法 实时计算 现场可编程订阵列
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基于FPGA的高速高阶FIR滤波器的频域改进方法 被引量:5
17
作者 郭晓伟 陈钟荣 夏利娜 《现代电子技术》 北大核心 2016年第11期55-58,62,共5页
为了提高现场可编程门阵列(FPGA)设计的超高阶有限单位冲击响应(FIR)滤波器对数据进行实时处理,提出了一种改进的频域设计FIR滤波器方法。针对频域处理卷积运算时,由于补零耗时造成数据无法实时处理这一问题进行了改进。首先将长序列分... 为了提高现场可编程门阵列(FPGA)设计的超高阶有限单位冲击响应(FIR)滤波器对数据进行实时处理,提出了一种改进的频域设计FIR滤波器方法。针对频域处理卷积运算时,由于补零耗时造成数据无法实时处理这一问题进行了改进。首先将长序列分成固定长度的子序列,将原来利用一个(快速傅里叶变换)FFT IP处理子序列的常规方案改为利用两个FFT IP进行运算,通过控制子序列输入两个FFT IP的时间差,便可以利用重叠相加法的原理,将子序列卷积之后的结果直接相加,便可得到卷积结果,从而达到信号实时处理的目的。实例仿真计算表明,提供的频域实现方法不仅能降低FPGA资源消耗,还能够消除现有技术中的补零延迟现象,提高了处理速度。 展开更多
关键词 FIR滤波器 快速傅里叶变换 fpga 频域改进方法
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基于FPGA的紫外光DPIM调制系统设计 被引量:1
18
作者 马宁 李晓毅 +1 位作者 杨刚 陈谋 《应用光学》 CAS CSCD 北大核心 2015年第1期155-160,共6页
为了验证数字脉冲间隔调制(DPIM)在紫外光通信中应用的可行性,设计了基于FPGA的DPIM调制和解调系统。调制过程在锁存器的控制下,将串并转换后的数据输入比较器,并与计数值相比较产生DPIM调制信号;在解调端,利用计数器检测相邻光脉冲间... 为了验证数字脉冲间隔调制(DPIM)在紫外光通信中应用的可行性,设计了基于FPGA的DPIM调制和解调系统。调制过程在锁存器的控制下,将串并转换后的数据输入比较器,并与计数值相比较产生DPIM调制信号;在解调端,利用计数器检测相邻光脉冲间的空时隙数,在锁存器的控制下,恢复得到原始数据。以16-DPIM为例,随机输入一组串行二进制数据,经过调制系统得到了16-DPIM信号;同样随机输入一个16-DPIM调制信号,通过解调系统恢复得到了原始数据。并在此基础上提出了一种新型的双幅度、定长DPIM调制方式,能更好地弥补DPIM符号长度不固定的缺陷。 展开更多
关键词 紫外光通信 数字脉冲间隔调制 现场可编程门阵列 位同步 改进研究
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基于FPGA的高速任意分布伪随机数发生器 被引量:7
19
作者 刘沛华 鲁华祥 +2 位作者 龚国良 刘文鹏 陈天翔 《应用科学学报》 EI CAS CSCD 北大核心 2012年第3期306-310,共5页
舍选法是广泛应用的基于均匀分布产生任意分布随机数序列的方法.文中针对舍选法接受效率低的缺点提出一种改进方案,将舍选法中本该舍弃的样本通过映射转换成可接受的样本,提高了接受效率.根据改进的舍选法设计了一种任意分布的伪随机数... 舍选法是广泛应用的基于均匀分布产生任意分布随机数序列的方法.文中针对舍选法接受效率低的缺点提出一种改进方案,将舍选法中本该舍弃的样本通过映射转换成可接受的样本,提高了接受效率.根据改进的舍选法设计了一种任意分布的伪随机数发生器,利用线性反馈移位寄存器产生均匀分布随机数序列,在此基础上运用改进舍选法产生任意分布随机数,并在现场可编程门阵列(field programmable gate array,FPGA)上实现.对不同分布的实验结果表明,该设计具有输出效率高、通用性强的优点. 展开更多
关键词 任意分布随机数 改进的舍选法 线性反馈移位寄存器 现场可编程门阵列
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一种高效RS编解码器的FPGA实现 被引量:2
20
作者 李晓飞 牟崧友 《电视技术》 北大核心 2008年第12期32-34,45,共4页
提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路。整个FPGA设计分为RS编码器、Horner准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高... 提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路。整个FPGA设计分为RS编码器、Horner准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高了译码速率。选用Xilinx公司的Spartan3E系列XC3S500E芯片,译码时延242个时钟周期,使用FPGA资源186000门,译码性能与理论值一致,已用于特定无线图像传输系统。 展开更多
关键词 Reed—Solomon码 现场可编程门阵列 改进BM算法 Chien搜索 Forney算法
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