浅谈“缓冲溶液”的教学设计与反思

“缓冲溶液”是无机化学课程中的一个重要知识点。针对无机化学课程的特点及传统教学方法的局限性,在对“缓冲溶液”课程设置进行分析的基础上,将从教学目标、重点与难点、教学设计以及教学反思等方面阐述教学中的几点做法和体会。同时,教师可以在课程导入、实验和缓冲溶液作用原理部分进行课程思政的渗入,通过优化的教学设计方案以及引入课程思政,从而进一步提高学生对该知识点的理解。

面向片上系统的高性能SDRAM控制器设计

在分析了SDRAM存取原理之后,提出并设计了一种面向片上系统的高性能SDRAM控制器。该控制器采用数据写缓存方式降低了数据在存取内存时的等待时间;并引入了两组双通道预取指令缓冲器,每组双通道都用以减少取指令时的等待时间,采用两组的结构是为了增加指令预取的命中率;同时还使用了四路组关联的片上堆栈存储器来降低SDRAM的页失效频率,从而降低了因页失效而需要等待的时钟周期。实验证明,与传统的控制器相比,SDRAM的存取等待时间降低了63%,页失效频率降低了64%,总的指令执行平均时间为原来的40.5%。

DSP处理器循环寻址和位翻转寻址的设计

文章介绍了DSP(digitalsignalprocessing)处理器中面向滤波、FFT、卷积、相关等算法的循环寻址和位翻转寻址方式的设计。先讨论了循环寻址和位翻转寻址的设计思想和硬件实现算法,再根据算法设计了相应的电路,并且用Cadence工具Verilog-XL进行了逻辑仿真。

内存数据库中空闲页面管理的方法研究

在内存数据库中数据存储的基本单位是页面,空闲页面管理的好坏,直接关系到系统性能的高低。在数据量大和数据组织形式多的情况下,表现尤其突出。针对内存数据库中空闲页面的两种管理方法:可用空间表和位示图法进行了详细的论述,描述了两种不同的数据结构,重点对空闲页面的管理策略进行了讨论,对不同系统选择数据库管理提供了有效的参考依据。

新型体系结构概念──虚拟寄存器与并行的指令处理部件

随着程序对地址空间的需求日益提高，研究者提出了虚拟存储器概念，使程序访问的地址空间免受物理存储器的限制、随着面向寄存器的ＲＩＳＣ技术发展以及多发射结构中指令调度的日益重要，我们提出了虚拟寄存器的新概念，使寄存器空间不受物理寄存器堆大小的束缚，有利于指令调度和寄存器重新命名技术，提高指令级并行性ＩＬＰ。此外，现代新型ＲＩＳＣ处理机都着重于加强数据处理部件中的执行并行度，忽略了放在存储器中指令的处理。我们提出了与数据处理部件能并行工作的指令处理部件设计；经过预处理的指令流提供给处理数据的多执行部件，从而可以进一步显著提高指令级并行性ＩＬＰ。

基于PCIE2.0的物理层弹性缓冲器设计

弹性缓冲器是PCIE,USB等高速串行总线物理层接收器的重要组成部分,用于物理层接收器中恢复时钟与本地时钟的频率补偿和相位同步,对信号的传输质量起着重要作用。基于PCIE2.0协议,采用存储器常半满的实现方式,设计一款深度、宽度均为10的弹性缓冲器。该弹性缓冲器应用于PCIE2.0的物理层设计中,并采用SMIC 55nm CMOS工艺实现。芯片测试结果表明,该弹性缓冲器满足PCIE2.0协议的要求,可正常工作于500MHz的时钟频率下,实现恢复时钟与本地时钟的频率和相位补偿,保证了接收器正常接收数据。

Matrix DSP中多线程机制的研究与设计

深入研究了YHFT_Matrix高性能DSP中的一种多线程机制,重点介绍了其循环指令缓冲的读写机制、单线程与多线程之间的模式切换机制。在基于65nm工艺下,经过综合,代码面积、功耗都有减少,关键路径优化0.07ns。对程序的执行评估测试的分析结果表明:多线程工作模式相比单线程工作模式,其处理器性能IPC(Instructions PerCycle)平均提高了9.64%。

一种基于VLIW DSP架构的高性能取指流水线

以超长指令字(VLIW)数字信号处理器(DSP)作为平台,针对现有提高单线程取指流水线效率的方法中存在的弊端,提出了一种高性能的取指流水架构。该架构支持无效取指的检测与作废,从而降低不必要的cache访问,减少取指流水停顿周期,该结构还引入专用硬件支持编译调度的循环软流水,有效提高指令并行性,降低代码存储空间,由此释放出的单线程取指流水线的空闲周期约达46.34%。实验结果表明,相比优化前的取指流水而言,代码空间压缩约11.93%,执行周期缩短约8.67%,cache访问次数下降约12.84%,指令cache暂停周期缩短约7.86%,处理器单线程的指令吞吐率平均提高约11.7%。

现代微处理器的中断处理技术

本文从中断的精确性、中断处理系统的实现方式、各类中断处理硬件等方面详细介绍现代微处理器中所采用的各种中断处理策略和硬件实现技术，并结合十种微处理器的中断处理实现，讨论中断处理的各个阶段中所能采用的策略与技术。

面向存储系统的低功耗SoC设计

降低存储系统功耗是SoC设计中的重要问题,基于对程序执行与器件特性的分析,在SDRAM中引入数据缓冲区,给出针对多进程数据访问特性的实现方法,降低了程序运行时外存设备的功耗。在EMI中实现了指令FIFO,并给出定制方法,降低了程序运行时的SDRAM能耗。实验与仿真表明,该方法能有效降低程序运行时SoC存储系统整体功耗。

高性能低功耗FT-XDSP的指令缓存队列

介绍定点高性能低功耗数字信号处理器YHFT-X的指令缓冲队列与其控制器的设计.为实现向运算部件源源不断地输送高密度可变长的并行指令流,提出改进型动态管理循环缓冲队列的结构.该设计改善了现有处理循环指令技术的局限性,提出当功能单元充足时,利用循环缓冲队列实现的软件流水操作,大大减少了代码量,实现了循环体内指令的并行执行,同时减轻了取指令给存储器带来的压力.该结构支持分块指令预取技术,隐藏了部分流水线停顿.经验证及对比测试满足高性能、低功耗的应用要求.

基于分支执行历史的循环缓冲低功耗方法

针对嵌入式处理器中指令Cache功耗显著的特点,提出了一种基于分支执行历史的循环缓冲低功耗方法.利用分支指令当前信息与分支执行历史信息之间的关系,实现了应用程序中循环的动态检测与加载.通过对取指通道的精确控制,该方法能够过滤大部分不必要的指令Cache访问,有效降低了指令Cache的功耗.在SuperV_EF01DSP上的实验结果表明,采用该方法后,在处理器性能没有损失的情况下,指令Cache功耗平均降低32.58%,面积仅增加8.31%.

两种抗缓冲区溢出硬件机制的设计与实现(英文)

随着嵌入式系统的广泛使用,这些普遍被应用于捕获、存储、处理及访问敏感数据的微控制系统,其安全性能正以不同形式成为系统设计中必不可少的规划要求.文章以缓冲区溢出这一典型的系统漏洞为例,详细分析了这类漏洞的特征,提出并设计实现了2种基于硬件机制的安全策略,为嵌入式系统设计中安全问题的研究提供了新的角度.相关仿真数据表明,上述机制是可行且有效的.

VLIW处理器循环指令缓冲器设计与实现

数字信号处理软件中循环程序在执行时间上占有很大比例,用指令缓冲器暂存循环代码可以减少程序存储器的访问次数,提高处理器性能。在VLIW处理器指令流水线中增加一个支持循环指令的缓冲器,该缓冲器能够缓存循环程序指令,并以软件流水的形式向功能部件派发循环程序指令。这样循环程序代码只需访存一次而执行多次,大大减少了访存次数。在循环指令运行期间,缓冲器发出信号使程序存储器进入睡眠状态可以降低处理器功耗。典型的应用程序测试表明,使用了循环缓冲后,取指流水线空闲率可达90%以上,处理器整体性能提高10%左右,而循环缓冲的硬件面积开销大约占取指流水线的9%。

SIMD图像处理机存储系统研究

为了获得尽可能高的并行计算单元的计算能力,对SIMD图像处理机的存储系统进行了深入研究.该存储系统根据图像处理应用的特点,使用基于编译获得的数据流存取全局信息进行数据流调度,有效地提高了数据存取的速度,满足了并行计算单元对数据存取速度的要求,为SIMD图像处理机系统性能的提高提供了支持.

MOSI:一种基于超长指令字处理器的同时多线程微体系结构

描述了一种基于超长指令字处理器的同时多线程微体系结构———MOSI(MultiOp Splitting Issue,多操作①分离发射).MOSI动态地发射同一多操作内的指令,并通过写回缓冲保证计算结果的写回顺序与编译器的视图一致,从而以较小的代价解决了SMT技术中的关键问题.文中详细描述了写回缓冲的结构及算法,给出了多个线程的硬件模型,最后对硬件支持线程的个数及Cache的组织结构进行了讨论.实验结果表明,基于MOSI结构的双线程处理器能够将吞吐率提高40%.

组态软件通讯实时性的改进方法及实现

基于多线程、数据缓冲和通讯技术,提出了改进组态软件运行平台通讯实时性的设计思想,并设计出多线程通讯模型,解决I/O操作耗时的问题;将系统中的通讯指令分为2个优先级,并与带优先级的先进先出数据缓冲队列配合,实现写入通讯指令的优先执行;还给出用合并同类通讯指令,提高通讯实时性的方法,最后总结了使用这些方法改造后运行系统的运行数据。

一种缓冲区溢出防御虚拟机的研究与实现

指出保护地址信息和状态信息的完整性是防御的重点,从为用户程序搭建运行时系统环境,以指令最终进入处理机执行为主线,运用虚拟机技术动态检测、控制关键指令和部分系统调用,给出一种基于进程虚拟机动态防御缓冲区溢出的防御方案.

基于记录缓冲的低功耗指令Cache方案

现代微处理器大多采用片上Cache来缓解主存储器与中央处理器(CPU)之间速度的巨大差异,但Cache也成为处理器功耗的主要来源,尤其是其中大部分功耗来自于指令Cache.采用缓冲器可以过滤掉大部分的指令Cache访问,从而降低功耗,但仍存在相当程度不必要的存储体访问,据此提出了一种基于记录缓冲的低功耗指令Cache结构RBC.通过记录缓冲器和对存储体的改造,RBC能够过滤大部分不必要的存储体访问,有效地降低了Cache的功耗.对10个SPEC2000标准测试程序的仿真结果表明,与传统基于缓冲器的Cache结构相比,在仅牺牲6.01%处理器性能和3.75%面积的基础上,该方案可以节省24.33%的指令Cache功耗.

基于预缓冲机制的低功耗指令Cache

为降低微处理器中片上Cache的能耗,设计一种基于预缓冲机制的指令Cache。通过预缓冲控制部件的预测,使处理器需要的指令尽可能在缓冲区命中,从而避免访问指令Cache所造成的功耗。对7个测试程序的仿真结果表明,预缓冲机制能节省23.23%的处理器功耗,程序执行性能平均提升7.53%。