-
题名65nm工艺下面积功耗优化的BCH电路设计
- 1
-
-
作者
莫海锋
张耀辉
-
机构
中国科学院苏州纳米技术与纳米仿生研究所
中国科学院研究生院
-
出处
《半导体技术》
CAS
CSCD
北大核心
2012年第7期508-512,共5页
-
文摘
在65 nm工艺下实现了最大纠正84 bit错误的带循环冗余码(CRC)校验保护功能的BCH(32767,16416)纠错电路,纠错能力可配置。该设计采用频率比为1∶4的两种工作时钟,最高工作频率为100 MHz和400 MHz。两种工作频率的合理组合降低译码运算的延迟,提高固态硬盘读写数据的性能,同时提供了分时复用的可能。通过复用伴随式计算、关键方程系数求解(iBM算法)和钱搜索过程中的有限域乘法运算单元优化芯片面积。通过调整钱搜索的起始位置,实现编码和伴随式计算的求余电路复用,实现面积和功耗的优化,最终芯片面积节省了27%,功耗降低了26%。
-
关键词
BCH码
面积优化
有限域乘法器
ibm算法
钱搜索
-
Keywords
BCH code
area optimization
finite field multiplier
inversionless berlekamp-massey(ibm) algorithm
Chien search
-
分类号
TN492
[电子电信—微电子学与固体电子学]
-
-
题名高速并行的RS解码器设计与FPGA实现
被引量:1
- 2
-
-
作者
赵明
吴泳澎
刘克刚
-
机构
中科院上海技术物理研究所
东南大学
武汉大学
-
出处
《电子技术(上海)》
2007年第11期19-21,共3页
-
文摘
基于Berlekamp-Massey(BM)改进后的并行无逆迭代算法(iBM),将传统解码算法中制约解码频率的关键方程模块(KES)模块改进,用ROM查表法代替原有的求逆器,简化了设计,减小了时钟周期;在不影响解码品质因素的前提下,将伴随式求解模块(SC)和计算错误位置、错误值模块(CSEE )复用,形成八路并行输入输出的流水线结构,从而提高将数据率提高到原数据率的八倍,达到207.84MByte/S。
-
关键词
FPGA
并行无逆
ibm算法
查表法
模块复用
流水线
-
Keywords
FPGh parallel inversionless ibm algorithm look-up table method block multiplexing Pipeline
-
分类号
TN764
[电子电信—电路与系统]
TP312
[自动化与计算机技术—计算机软件与理论]
-