基于FPGA的一种μC/OS-Ⅱ硬件加速器设计

为了让实时操作系统更快更确定地处理复杂任务,本文以μC/OS-II为基础,采用软、硬件协同设计的方法,通过将内核中耗时和关键性的操作转移到硬件,提高系统确定性和速度。同时,采用现场可编程门阵列(field programmable gate array,FPGA)技术,实现硬件加速器的设计,中央处理器(central processing unit,CPU)与加速器的通信,通过DW8051的特殊功能寄存器总线(special function register,SFR)实现,并利用Altera公司的DE1-SoC开发板作为验证平台进行实验。实验结果表明,任务切换效率比原μC/OS-II系统提高了446倍,节省了时钟中断处理时间,提高了μC/OS-II系统的性能。该设计具有一定的实际应用价值。