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基于嵌入式内核SOC I_(DDQ)可测试设计方法
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作者 冯建华 孙义和 李树国 《计算机研究与发展》 EI CSCD 北大核心 2003年第7期1129-1134,共6页
由于电路门数增大和晶体管亚阈值电流升高 ,导致电路的静态漏电流不断升高 ,深亚微米工艺SOC(系统芯片 )IC在IDDQ测试的实现方面存在巨大挑战 虽然减小深亚微米工艺亚阈值漏电开发了许多方法 ,如衬底偏置和低温测试 ,但是没有解决因为SO... 由于电路门数增大和晶体管亚阈值电流升高 ,导致电路的静态漏电流不断升高 ,深亚微米工艺SOC(系统芯片 )IC在IDDQ测试的实现方面存在巨大挑战 虽然减小深亚微米工艺亚阈值漏电开发了许多方法 ,如衬底偏置和低温测试 ,但是没有解决因为SOC设计的规模增大引起漏电升高的问题 首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念 然后制定了一系列适合于SOC的IDDQ可测试设计规则 展开更多
关键词 系统芯片 SOC 内核 JTAG 可测试性设计 IDDQ测试
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