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基于Verilog HDL语言的调频备份发射机控制系统设计与实现
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作者 龙德威 郑宇堃 《广播与电视技术》 2024年第10期110-114,共5页
随着调频广播事业的发展,发射台的发射频率日益增多,为了降低运维成本并减少各频点备份发射机的数量,本文介绍了一种基于Verilog HDL语言设计的调频发射机备机控制系统。该系统能够控制宽带调频发射机的频率切换、音频源选择以及开关机... 随着调频广播事业的发展,发射台的发射频率日益增多,为了降低运维成本并减少各频点备份发射机的数量,本文介绍了一种基于Verilog HDL语言设计的调频发射机备机控制系统。该系统能够控制宽带调频发射机的频率切换、音频源选择以及开关机操作,从而实现单台发射机备份多个频点的功能。这一方案不仅简化了设备配置,还提高了系统的灵活性和可靠性。 展开更多
关键词 Verilog hdl 模块化设计 频率切换 音频切换
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An Analysis of Health Factors Affecting Employees’ Absenteeism: Influences of HDL Cholesterol and Blood Sugar Levels
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作者 Kazumitsu Nawata 《Health》 CAS 2023年第5期397-412,共16页
Background: Workers’ health condition is an important issue. It affects not only the well-being of workers but also the firms and society as a whole through medical costs and productivity losses due to absenteeism an... Background: Workers’ health condition is an important issue. It affects not only the well-being of workers but also the firms and society as a whole through medical costs and productivity losses due to absenteeism and presenteeism. Data and Methods: Data were obtained from 1136 employees at an operational site of a large corporation. The dataset contained both medical checkups and working record information. Health factors affecting long-term absence (over three days in three months) were analyzed. Logistic regression models and the procedure for selecting proper covariates based on likelihood test statistics and the Akaike information criterion were used. Results: Among health factors, high-density lipoprotein cholesterol (HDL-C) and blood sugar levels were important in the selected model. For HDL-C, the odds ratio (OR) based on one standard deviation difference was 0.75 with a 95% confidence interval (CI) of 0.59 - 0.95. For blood sugar, the OR was 1.20 with a 95% CI of 1.01 - 1.42. Improving HDL-C and blood sugar levels would reduce long-term absence by 25% and 20%, respectively. Conclusion: Controlling HDL-C and blood sugar levels is important to reduce long-term absenteeism. These factors can be improved by modifying eating habits. Since the operational site has its own company cafeterias, which most employees use, nutritional intervention is relatively easy with little or no cost. It may be worthwhile to implement nutritional intervention, especially for patients with low HDL-C or high blood sugar levels. Limitations: The results of this study were based on one operational site of a corporation. The employees were mainly operators working inside the building. The results may be different from other types of jobs and working conditions, such as fieldwork. Analyses of different types of jobs and working conditions are necessary. 展开更多
关键词 ABSENTEEISM Reduction of Absence Days High-Density Lipoprotein Cholesterol (hdl-C) Blood Sugar
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Verilog HDL代码生成与验证工具设计与实现
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作者 王洁 高宏发 杨晓桐 《实验室科学》 2021年第2期132-135,共4页
为规范代码设计模式,提高代码编写效率,减少编码错误,设计并实现了基于设计模式的可视化Verilog HDL代码生成与验证工具。对比现有代码生成方式,参考ZIPC表格设计思想,实现自定义模块模式、模板模式和在线编辑模式三种代码生成模式。最... 为规范代码设计模式,提高代码编写效率,减少编码错误,设计并实现了基于设计模式的可视化Verilog HDL代码生成与验证工具。对比现有代码生成方式,参考ZIPC表格设计思想,实现自定义模块模式、模板模式和在线编辑模式三种代码生成模式。最后,通过对代码生成工具的功能测试和性能测试分析,在2000个用户并行访问情况下,系统达到最高吞吐量,系统性能达到峰值。结果表明,该代码生成与验证工具可有效提高编码效率和质量,为该类设计提供了新的思路。 展开更多
关键词 Verilog hdl代码 代码生成工具 生成模式 在线编辑
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Verilog HDL语言的AES密码算法FPGA优化实现 被引量:5
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作者 李浪 邹祎 +1 位作者 李仁发 李肯立 《重庆大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第6期56-64,共9页
AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模... AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。 展开更多
关键词 AES算法 VERILOG hdl FPGA实现
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基于Verilog HDL的DDR2 SDRAM控制器设计 被引量:4
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作者 周亮 王娟 +2 位作者 胡畅华 杨明武 高挺挺 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2010年第8期1253-1256,共4页
文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公... 文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。 展开更多
关键词 DDR2 SDRAM 控制器 VERILOG hdl FPGA
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基于Verilog HDL的SPWM全数字算法的FPGA实现 被引量:3
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作者 丁电宽 梁建均 +1 位作者 王文奇 杨荣杰 《电子技术应用》 北大核心 2009年第3期58-61,65,共5页
在详细阐述正弦脉宽调制算法的基础上,结合DDS技术,以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM... 在详细阐述正弦脉宽调制算法的基础上,结合DDS技术,以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM全数字算法。通过逻辑分析仪和数字存储示波器得到了验证,为该技术进一步应用和推广提供了一个良好的开放平台。 展开更多
关键词 Actel FPGA SPWM DDS VERILOG hdl
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基于Verilog HDL的1553B总线监视器设计 被引量:3
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作者 赵加凤 乔家庆 +1 位作者 付平 方晨 《计算机测量与控制》 CSCD 北大核心 2010年第6期1367-1369,共3页
1553B总线具有可靠性高、抗干扰能力强、扩充灵活等特点,因此得到了广泛的应用;总线监视器是1553B总线系统中三类设备中的一种,用于记录和分析总线上的消息及设备状态,为系统分析提供数据源;介绍了一种基于Verilog HDL硬件描述语言的15... 1553B总线具有可靠性高、抗干扰能力强、扩充灵活等特点,因此得到了广泛的应用;总线监视器是1553B总线系统中三类设备中的一种,用于记录和分析总线上的消息及设备状态,为系统分析提供数据源;介绍了一种基于Verilog HDL硬件描述语言的1553B总线监视器的实现方案,其中解码器部分完成串并转换、解码功能,控制部分采用字监视的工作方式,监听和记录总线上传输的每一个字,并生成相应的描述符;测试平台上的试验结果显示,BC发送命令字082AH要求RT1接收10个数据字1-AH,监视器正确监视到命令字082AH及数据字1-AH,并生成了正确的命令字描述符FFA9H和数据字描述符A3H,经验证所设计的总线监视器能够完成预期的功能。 展开更多
关键词 1553B 总线监视器 VERILOG hdl
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佐剂性关节炎大鼠ApoA1 HDL血管内皮超微结构的变化及新风胶囊对其的影响 被引量:3
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作者 潘喻珍 刘健 +1 位作者 朱怀敏 陈瑞莲 《中华中医药学刊》 CAS 2009年第4期734-737,共4页
目的:观察佐剂关节炎(adjuvant arthritis,AA)大鼠ApoA1、HDL和VEGF、E选择素及血管内皮超微结构的变化及新风胶囊(XFC)对其的影响。方法:用弗氏完全佐剂(Freund′scompleteadjuvant,CFA)诱发大鼠产生关节炎,观察AA大鼠ApoA1、HDL、VEGF... 目的:观察佐剂关节炎(adjuvant arthritis,AA)大鼠ApoA1、HDL和VEGF、E选择素及血管内皮超微结构的变化及新风胶囊(XFC)对其的影响。方法:用弗氏完全佐剂(Freund′scompleteadjuvant,CFA)诱发大鼠产生关节炎,观察AA大鼠ApoA1、HDL、VEGF、E选择素、细胞因子、关节肿胀度、关节炎指数(arthritisindex,AI)及血管内皮超微结构的变化以及XFC对其的影响,并进行相关性分析。结果:AA大鼠ApoA1、HDL差异率的变化:模型组ApoA1、HDL升高率明显高于正常组、XFC组、MTX组(P<0.05),与TPT组无显著差异(P>0.05)。XFC能下调AA大鼠ApoA1、HDL的表达(P<0.05)。XFC组与正常对照组无显著差异(P>0.05)。AA大鼠VEGF、E选择素及IL-1β、IL-10、CRP的变化:与模型对照组相比,正常组、XFC组VEGF、E选择素、IL-1β、CRP显著降低(P<0.01或P<0.05),IL-10显著升高;XFC能显著下调AA大鼠VEGF、E选择素、IL-1β、CRP的表达,上调IL-10的表达。AA大鼠血管超微结构的变化:与正常对照组相比:模型组、XFC、甲氨喋呤(MTX)、雷公藤多苷片(TPT)组血管内皮超微结构均出现不同程度破坏:与模型对照组相比:XFC、甲氨喋呤(MTX)、雷公藤多苷片(TPT)组血管内皮超微结构改善明显,XFC组改善明显优于TPT组、MTX组。XFC对AA大鼠足跖肿胀度、关节炎指数的影响:与模型对照组相比,XFC、甲氨喋呤(MTX)、雷公藤多苷片(TPT)组肿胀度均明显下降(P<0.05),与正常对照组相比无明显差异(P>0.05);与模型对照组相比,各组AA大鼠的关节炎指数均显著降低(P<0.05),XFC组与TPT组相比无明显差异(P<0.05)。AA大鼠ApoA1、HDL与足跖肿胀度、关节炎指数、VEGF、E选择素及细胞因子的相关分析:模型对照组ApoA1、HDL与VEGF、E选择素、IL-1β呈显著负相关(P<0.05或P<0.01),与足跖肿胀度、关节炎指数、CRP呈显著正相关(P<0.05或P<0.01),与IL-10无明显相关。结论:免疫应激引起AA大鼠ApoA1、HDL的改变,AA大鼠ApoA1、HDL的改变与疾病的活动度、细胞因子的紊乱、血管内皮的损伤相关,ApoA1、HDL参与了血管内皮损伤的过程,XFC可下调ApoA1、HDL的表达及改善血管内皮的损伤,明显优与MTX组与TPT组。其机制可能是通过调节细胞因子间接下调ApoA1、HDL改善血管内皮的损伤。 展开更多
关键词 佐剂关节炎 APOA1 hdl VEGF E选择素 新风胶囊
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基于Verilog HDL语言的CAN总线控制器设计及验证 被引量:6
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作者 许莉娅 段帅君 李传南 《现代电子技术》 2012年第10期43-46,共4页
在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真... 在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真,最后使用FPGA芯片对设计的CAN总线控制器验证,并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。 展开更多
关键词 CAN总线 控制器 FPGA VERILOG hdl
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Verilog HDL与SystemC的语法等效性 被引量:2
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作者 张雅绮 王琨 崔志刚 《天津大学学报(自然科学与工程技术版)》 EI CAS CSCD 北大核心 2004年第9期842-846,共5页
针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在Sys... 针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的. 展开更多
关键词 系统级描述语言 VERILOG hdl SYSTEMC 语法等效性
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基于Verilog HDL的DDS设计与仿真 被引量:6
11
作者 李春剑 吉望西 刘达伦 《现代电子技术》 2008年第20期15-17,共3页
详细阐述利用QuartusⅡ实现DDS(直接数字频率合成器)模块的方法和步骤。首先分析DDS的设计原理,并对其进行系统建模,利用Verilog HDL实现设计并在开发环境下进行功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,其可... 详细阐述利用QuartusⅡ实现DDS(直接数字频率合成器)模块的方法和步骤。首先分析DDS的设计原理,并对其进行系统建模,利用Verilog HDL实现设计并在开发环境下进行功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,其可以很方便地实现复杂的调频、调相和调幅功能。利用该方法实现的DDS模块具有更广泛的实际意义和更良好的实用性。 展开更多
关键词 直接数字频率合成器 现场可编程门阵列 VERILOG hdl Quartus IP核
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基于Verilog HDL设计的多功能数字钟 被引量:14
12
作者 李俊一 牛萍娟 《微计算机信息》 北大核心 2006年第04Z期79-81,51,共4页
本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的... 本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中。 展开更多
关键词 VERILOG hdl 硬件描述语言 FPGA
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USB2.0设备控制器IP核的Verilog HDL设计 被引量:3
13
作者 周芳 吴宁 《南京师范大学学报(工程技术版)》 CAS 2003年第4期66-70,共5页
介绍了一种设计USB 2 0设备控制器IP核的方法 .着重分析了UTMI接口、协议层、存储器接口、仲裁器及控制和状态寄存器等几个结构模块及其设计 .使用上述方法在XilinxISE软件平台上 ,实现了USB 2
关键词 USB IP核 VERILOG hdl
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基于Verilog HDL数字电位器ADN2850的串口控制 被引量:3
14
作者 陈厚来 吴志明 罗凤武 《现代电子技术》 2009年第8期122-124,共3页
数字电位器由于可调精度高,更稳定,定位更准确,操作更方便,数据可长期保存和随时刷新等优点,在某些场合具有模拟电位器不可比拟的优势。论述对数字电位器ADN2850的一种方便的控制方法,通过计算机上的串口直接对ADN2850进行写入和控制。... 数字电位器由于可调精度高,更稳定,定位更准确,操作更方便,数据可长期保存和随时刷新等优点,在某些场合具有模拟电位器不可比拟的优势。论述对数字电位器ADN2850的一种方便的控制方法,通过计算机上的串口直接对ADN2850进行写入和控制。该方法简洁、高效,明显提高了调试效率。给出用Verilog HDL实现该方法的关键程序,该程序已经通过前仿真和板级调试,达到了预期的效果。 展开更多
关键词 数字电位器 SPI ADN2850串口 VERILOG hdl
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PCI总线目标接口状态机的Verilog HDL实现 被引量:3
15
作者 齐淋淋 向健勇 《计算机工程与设计》 CSCD 北大核心 2006年第12期2268-2269,2272,共3页
随着计算机技术的发展,PCI总线以其高性能、突发传输和即插即用的优点获得广泛应用,成为事实上的计算机标准总线。介绍了采用独热(one-hot)编码方式、用VerilogHDL语言实现了PCI目标接口的核心控制部分——目标接口状态机,给出了详细的... 随着计算机技术的发展,PCI总线以其高性能、突发传输和即插即用的优点获得广泛应用,成为事实上的计算机标准总线。介绍了采用独热(one-hot)编码方式、用VerilogHDL语言实现了PCI目标接口的核心控制部分——目标接口状态机,给出了详细的状态转移图和仿真结果图,并进行了分析。同时结合其它支持模块,灵活地配置到CPLD中实现了PCI目标接口,较好地完成了PCI目标接口的数据传输控制功能。 展开更多
关键词 PCI总线 独热编码方式 VERILOG hdl 状态机 CPLD
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基于Verilog HDL的异步FIFO设计与实现 被引量:9
16
作者 魏芳 刘志军 马克杰 《电子技术应用》 北大核心 2006年第7期97-99,106,共4页
异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。
关键词 多时钟域 亚稳态 异步 FIFO VERILOG hdl
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基于Verilog HDL的FM24系列读写器的实现 被引量:1
17
作者 黎洪生 胡宸源 白巍 《测控技术》 CSCD 2006年第3期76-78,共3页
概述了FM24系列铁电存储器原理、功能特点和相关应用;着重阐述了采用Verilog HDL实现其读写器的模型设计以及系统设计和部分关键源程序,并作出必要的诠释;最后给出了程序仿真方法和测试结果时序图。
关键词 VERILOG hdl 铁电存储器 有限状态机 FM24
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基于Verilog HDL语言的FPGA设计 被引量:16
18
作者 彭保 范婷婷 马建国 《微计算机信息》 2004年第10期80-82,共3页
采用VerilogHDL语言在Altera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用VerilogHDL语言的优越性.
关键词 VERILOG hdl FPGA EDA
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基于Verilog HDL的ADC0809采样控制器设计 被引量:4
19
作者 王志亮 李光辉 《信息技术》 2006年第12期151-153,共3页
介绍了芯片ADC0809的工作原理和如何利用Verilog HDL硬件描述语言设计ADC0809采样控制电路,同时给出采样控制电路在QuartusⅡ4.0软件环境下的功能仿真波形,并通过Altera公司的CPLD器件EP1K30TC144-3和GW48 EDA教学试验系统来实现A/D采... 介绍了芯片ADC0809的工作原理和如何利用Verilog HDL硬件描述语言设计ADC0809采样控制电路,同时给出采样控制电路在QuartusⅡ4.0软件环境下的功能仿真波形,并通过Altera公司的CPLD器件EP1K30TC144-3和GW48 EDA教学试验系统来实现A/D采样控制器。实践证明设计的电路能够稳定、可靠的工作。 展开更多
关键词 ADC0809 VERILOG hdl Quartus 4.0
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基于Verilog HDL的AD7685采样控制器的设计 被引量:2
20
作者 高培金 穆桂脂 陈元勇 《自动化技术与应用》 2011年第1期89-92,共4页
针对高速模/数转换器件采用单片机控制存在的问题,结合AD7685的工作原理,采用FPGA控制A/D转换器工作,利用Verilog HDL硬件描述语言采用自顶向下的开发模式设计了AD7685采样控制器,并调用FPGA内部逻辑资源搭建而成的FIFO做为缓存。文中... 针对高速模/数转换器件采用单片机控制存在的问题,结合AD7685的工作原理,采用FPGA控制A/D转换器工作,利用Verilog HDL硬件描述语言采用自顶向下的开发模式设计了AD7685采样控制器,并调用FPGA内部逻辑资源搭建而成的FIFO做为缓存。文中介绍了如何生成FIFO宏模块及其调用方法,同时给出了部分程序代码及采样控制电路在QuartusII软件下的仿真结果,并通过Alter公司的FPGA器件EP1C6Q144C8和GW48 EDA教学试验系统来实现A/D采集控制器。实践证明设计的电路能够稳定、可靠的工作。本设计可用于高速应用领域和实时监控及数据采集等方面。 展开更多
关键词 AD7685 VERILOG hdl Quartus II FPGA
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