扫描位移过程中低功耗测试的设计与实现

针对扫描位移功耗过高带来的生产成本增加、良率降低的问题,提出采用时钟相位调整技术和逻辑阻隔技术相组合的方式来降低测试功耗。利用布局布线之后的时钟偏差和物理位置等信息对时钟相位进行调整,从而降低峰值功耗;通过寄存器输出端的扇出数量来决定阻隔逻辑电路插入点,从而降低平均功耗。将该方案应用于实际项目中,从面积、覆盖率、功耗角度分析了时钟相位调整技术和逻辑阻隔技术的特点。结果表明,在面积和覆盖率影响较小的情况下,采用两种技术组合后扫描位移的峰值功耗降低了73.24%,平均功耗降低了6.78%。该方案具有良好的实用性,可为大规模集成电路低功耗可测性设计提供参考。

一种低功耗高鲁棒性老化预测传感器

为了降低电路老化对数字集成电路性能的影响,提出了一种通过对比输入信号与其反向延迟信号对电路老化进行预测的传感器结构。提出的传感器结构预测部分可对组合逻辑电路进行数据失效前的老化预测,当检测到电路已发生老化致数据失效时,容错部分可对错误信号进行矫正。该结构特殊的设计减小了面积开销和功耗。采用HSPICE软件对传感器功能进行模拟仿真,实验结果验证了传感器可在不同环境下正确地预测电路的老化情况,并对已发生错误的信号进行矫正,与其他功能相同的传感器相比,该传感器的面积及功耗分别降低了30.91%和41.3%。

11位多数判决器的层次化设计

利用模块层次化的多数判决算法,设计了11位多数判决器的最简化组合逻辑电路。首先对11个输入变量进行分组,分别对每组变量按一定算法进行设计,然后按层次对变量数进行递进式缩减,最后根据多数判决的要求对所得6个结果变量进行处理以确定输出结果。为验证该设计的有效性,利用Modelsim仿真软件对电路功能进行抽样性检验测试仿真。仿真结果表明,设计的逻辑电路在保证成本最低的情况下实现了11位多数判决的功能。