一款0.16 mm^(2)基于180 nm CMOS采用全局去偏斜的半速率8×2.5 Gb/s时钟转发架构接收机

在时钟转发架构的高速有线通信接收机中,需要去偏斜电路实现时钟与数据之间的最佳采样关系,并保证多路数据的同步。本文提出了一种全局去偏斜方案,仅采用一路数据与时钟进行对齐,并通过时钟延时匹配与分布技术实现多路数据同步,减小了各通道独立去偏斜方案带来的功耗与面积开销。所提出的接收机由8路数据通道、1路半速率转发时钟通道与基于延迟锁定环路的全局去偏斜电路构成。基于180 nm CMOS工艺,在2.5 Gb/s数据率下,可去除输入时钟与数据任意偏斜,得到位于数据中心的采样相位,同时具有时钟占空比校准能力。在1.8 V电源电压下,所提出的接收机总功耗为187 mW,总面积为0.16 mm^(2),对比各通道独立去偏斜方案,功耗和面积开销分别节约了45.2%与62.8%。

基于解耦De-skew PLL的处理器低功耗同步间歇时钟系统设计

随着高性能处理器集成度、面积以及工作频率的不断增加,时钟动态功耗呈指数级增加,时钟分布不均导致跨时钟域的同步开销显著增大,这些问题逐渐成为制约处理器能效提升的瓶颈.通常处理器核的功耗占多核处理器整体功耗超过70%,而时钟功耗是处理器核功耗的主要组成部分.数字方式的系统动态调频DFS(Dynamic Frequency Scaling)降频的方法需要触发时钟中断例外重新配置时钟生成模块锁相环的相关寄存器,由此带来系统超过毫秒级等待时间开销;而模拟方式连续自适应调节AFS(Adaptive Frequency Scaling)频率变化过程中存在频率过冲响应会增加物理时序设计压力.与此同时功耗的调节降低要以高性能为前提.片上时钟分布长延时随PVT(Process Voltage Temperature)变化产生的不确定时钟相位偏差,为此物理设计增加时序冗余补偿会直接影响到处理器性能.本文提出了新的基于解耦去偏斜锁相环De-skew PLL(De-skew Phase Locked Loop)的同步间歇时钟系统,采用12 nm CMOS工艺实现了去偏斜锁相环的设计,并对整个系统进行了时序性能和时钟功耗的评估.该系统一方面可以利用去偏斜锁相环的远端时钟反馈技术实现不同时钟域之间的实时相位对齐,同时也可以抵抗反馈环内时钟分布延时随PVT的变化;另一方面可以利用新增加的解耦模块,无频率过冲地响应处理器核内产生的时钟间歇控制(时钟脉冲间断性停拍)信号降频,从而实现亚纳秒级时钟动态功耗控制.以12 nm工艺同步级联结构为例,每层时钟分布校准后同步偏差小于10 ps.使用16核LS3C5000处理器RTL在仿真加速平台上运行SPEC CPU 2000测试集来评估本方案对处理器核时钟功耗的影响,并进一步通过PTPX后仿真验证,结果表明,定点及浮点程序平均功耗节约分别大于4.5%和20.3%.

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

用于DVFS片上系统的全数字SARDLL设计

针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。

快速全数字逐次逼近寄存器延时锁定环的设计

全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。

全数字延时锁定环的研究进展

全数字延时锁定环在现代超大规模系统芯片中具有极其重要的作用,被广泛地用于解决系统时钟的产生和分布问题,因此详细分析其研究进展具有一定的理论意义和实际应用价值.首先在分析延时锁定环工作原理的基础上,阐明了全数字延时锁定环相对于全模拟和混合信号延时锁定环具有的优点.其次详细阐述了全数字延时锁定环的发展过程、研究现状和存在的问题,尤其在指出传统逐次逼近寄存器延时锁定环存在谐波锁定、锁定时间没有达到理论值和死锁三个问题的基础上,对各种改进型逐次逼近寄存器延时锁定环的性能进行了对比分析.最后对全数字延时锁定环的未来发展趋势进行了展望.

飞轮电池转子偏移对磁轴承性能的影响

由于飞轮电池转子在高速运转时避免不了会产生一定的偏移,偏移会对飞轮电池磁轴承的刚度产生影响,为了更加清楚地知道其具体影响,本文介绍了自归位轴承的模型和磁力计算理论,同时借助有限元法,描述了转子在不同方向偏移下,磁轴承产生自归位磁力和磁轴承刚度的变化,最终得:随着转子偏移量的增大,磁轴承所受到自归位磁力也随之增大,其自归位效果良好;在转子刚刚发生偏移时,磁轴承刚度变化较大,随着转子偏移量增大磁轴承刚度逐步趋向稳定;转子产生径向位移时磁轴承刚度远小于产生轴向位移时的磁轴承刚度.

造船龙门起重机大车纠偏控制系统的设计与应用

造船龙门起重机随着造船业的迅速发展也跟着快速发展起来。在大车行走过程中,由于龙门起重机的刚腿和柔腿之间的跨距较大,因此要求刚腿和柔腿的位移要始终保持一致,如果偏差过大则会造成大车偏斜运行等严重后果。本文结合软硬件的设计,详细介绍了大车纠偏控制系统从位置检测到位置闭环控制是如何实现大车的实时纠偏。

循环扭曲技术的再认识

本文对Ｗｏｌｆｅ８６年提出的循环扭曲转换技术进行了重新认识，通过引入相关距离矩阵和相关方向矩阵概念，给出了扭曲变换多重紧嵌套循环的一般化方法，然后分析了循环扭曲对并行性和数据局部性的影响，最后讨论了它和其它转换技术之间的相互关系．

基于全局数据重组的循环倾斜优化

循环倾斜是程序优化中一种循环变换的手段,它改变空间迭代形式,将循环存在的跨迭代的并行用传统的并行标识出来,使得循环可以并行执行。但是循环倾斜后,并行执行的数据在内存中是离散的,而且每次迭代执行的次数是不一致的。为了更有效地利用SIMD,本文提出一种基于全局数据重组的循环倾斜优化方法。首先分析循环倾斜优化,针对数据离散的问题实现全局数据重组,改善数据局部性,循环易于向量化操作;针对迭代执行次数不一致问题,实现非满载向量操作,使尾循环得以向量执行。最后选择wavefront程序进行测试,优化后,程序计算可以获得平均10.73倍的加速效果。

含闭环运动链的四自由度搬运机器人动力学建模及验证研究

针对重负载机器人在高速运行时容易出现关节驱动电机饱和、关节转矩特性呈现强非线性、不同关节转矩间呈现强耦合、定位残余振动和轨迹跟踪不稳定现象更加显著等问题,对有效解决这些问题所依赖的机器人动力学进行了研究。以含闭环运动链的四自由度重负载搬运机器人为研究对象,采用D-H法进行了运动学分析;提出了一种斜对称矩阵法,避免了矢量叉积和闭环运动链几何约束的重复运算,简化了微分运动学方程的推导过程;采用基于机器人系统能量的拉格朗日法,推导出了动力学模型的解析式;利用Matlab/Simulink对动力学模型的正确性进行了PID位置控制仿真验证。研究结果表明:所得动力学模型能够正确反映搬运机器人的动力学特性,为实验验证模型的正确性提供了参照曲线;所得模型解析式也为基于模型的机器人控制器设计提供了数学基础。