基于双模式LFSR的低功耗BIST结构(英文)

传统的 BIST结构中 ,由于 LFSR产生大量的测试矢量在测试过程中消耗了大量的功耗。为了减少测试矢量的数目而不影响故障覆盖率 ,我们提出了一种新的基于双模式 LFSR的低功耗 BIST结构。首先介绍了功耗模型和延迟模型的基础知识 ,然后给出了用于生成双模式 LFSR的矩阵 ,并介绍了解矩阵方程式的算法。随后说明了新的 BIST结构和用于矢量分组的模拟退火算法。最后 ,基于 Benchmark电路的实验证明这种结构可以在不降低故障覆盖率的同时减少70

一种新的低功耗内建自测法——线性反馈移位寄存器结构的更改(英文)

本文提出了一种通过改变线性反馈移位寄存器 (LFSR)的结构实现低功耗内建自测试方法。在伪随机测试方式下 ,随着测试的进行 ,测试矢量的效率大幅降低。通过改变线性反馈移位寄存器的结构滤掉无效的测试矢量从而实现低功耗测试。实践证明 。

基于低功耗及加权优化的BIST测试生成器设计实现

测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnderTest)各主输入端口权值构造TPG,在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。

基于扫描的低测试功耗结构设计

在集成电路设计中 ,面积、功耗和可测性是 3个最为重要的优化指标 .测试成本正随着集成电路规模的不断增大而提高 ,因此在设计中加入可测性设计的考虑已成为共识 .基于扫描的可测性设计方法是目前应用最广泛的方法之一 .加入扫描结构可以大大提高电路系统的测试性能 ,但同时也会给系统的面积、性能、功耗等带来一些负面影响 .提出了一种考虑低功耗因素的可测性设计方法 .计算数据显示 ,与传统扫描设计方法相比 ,这种方法在改善系统测试功耗方面具有突出的优势 .

基于LFSR优化的BIST低功耗设计

在BIST(内建自测试)过程中,线性反馈移位寄存器作为测试矢量生成器,为保障故障覆盖率,会产生很长的测试矢量,从而消耗了大量功耗。在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,介绍了几种基于LFSR(线性反馈移位寄存器)优化的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,实现测试低功耗要求。

基于门控结构的低功耗扫描测试方案

针对芯片测试功耗过高,严重影响芯片的良率的问题,提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案,使用Synopsys公司的DFT Compiler软件,完成了一款电力网载波通信芯片的可测性设计。结果表明,该测试方案在不降低响测试覆盖率和不增加测试时间的前提下,最终将测试功耗降低了37.3%。该测试方案能够快速有效地降低芯片测试功耗,具有广泛的应用价值。

SOC芯片的可测试性设计与功耗优化

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。

一种基于EDT的低功耗可测性设计技术研究

本文介绍了一种基于EDT的低功耗可测性设计技术,并提出该技术在设置功耗阈值时的优化方案.该低功耗可测性设计技术通过对测试图形进行0填充,使电路在测试过程中的WSA得到有效降低,从31.55%优化到了25.12%.通过设置功耗阈值,降低了测试功耗峰值,实验电路的LST最大值从49.76%优化到21.21%,RST最大值从45.73%优化到25.00%,并使WSA和SET的最大值得到相应优化.理论研究和实验表明,缩短扫描链长度能够有效提高设置功耗阈值时的测试覆盖率.