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Ultra-Low Power Designing for CMOS Sequential Circuits
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作者 Patikineti Sreenivasulu Srinivasa Rao Vinaya Babu 《International Journal of Communications, Network and System Sciences》 2015年第5期146-153,共8页
Power consumption is the bottleneck of system performance. Power reduction has become an important issue in digital circuit design, especially for high performance portable devices (such as cell phones, PDAs, etc.). M... Power consumption is the bottleneck of system performance. Power reduction has become an important issue in digital circuit design, especially for high performance portable devices (such as cell phones, PDAs, etc.). Many power reduction techniques have also been proposed from the system level down to the circuit level. High-speed computation has thus become the expected norm from the average user, instead of being the province of the few with access to a powerful mainframe. Power must be added to the portable unit, even when power is available in non-portable applications, the issue of low-power design is becoming critical. Thus, it is evident that methodologies for the design of high-throughput, low-power digital systems are needed. Techniques for low-power operation are shown in this paper, which use the lowest possible supply voltage coupled with architectural, logic style, circuit, and technology optimizations. The threshold vol-tages of the MTCMOS devices for both low and high Vth are constructed as the low threshold Vth is approximately 150 - 200 mv whereas the high threshold Vth is managed by varying the thickness of the oxide Tox. Hence we are using different threshold voltages with minimum voltages and hence considered this project as ultra-low power designing. 展开更多
关键词 Ultra-low power design Dynamic power static power SWITCHING ACTIVITIES LEAKAGE power power Optimization
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存储体编译和布局协同的片上缓存设计方法
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作者 刘必慰 熊琪 +1 位作者 杨茗 宋雨露 《国防科技大学学报》 EI CAS CSCD 北大核心 2024年第1期198-203,共6页
为了提高片上缓存的速度、降低面积和功耗,提出了一种存储体编译和布局协同的片上缓存设计方法。该方法基于存储体在芯片上的不同空间位置预估该存储体的时序余量,分别采用拆分/合并、尺寸调整、阈值替换和长宽比变形等多种配置参数穷... 为了提高片上缓存的速度、降低面积和功耗,提出了一种存储体编译和布局协同的片上缓存设计方法。该方法基于存储体在芯片上的不同空间位置预估该存储体的时序余量,分别采用拆分/合并、尺寸调整、阈值替换和长宽比变形等多种配置参数穷举组合进行存储体编译,根据时序余量选择最优的静态随机存取存储器存储体编译配置。将该方法与现有的物理设计步骤集成为一个完整的设计流程。实验结果表明,该方法能够降低约9.9%的功耗,同时缩短7.5%的关键路径延时。 展开更多
关键词 片上缓存 静态随机存取存储器 协同设计 低功耗
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低静态功耗TFT液晶汽车仪表的硬件系统设计 被引量:1
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作者 李菲 王飞 +1 位作者 王蒙 王斌 《电脑知识与技术》 2021年第6期229-230,共2页
为使TFT液晶汽车仪表在整车长时间停放后仍能正常启动,该文提出了一种低静态功耗的硬件系统设计,静态功耗约为1.53mA,满足整车对仪表提出来的小于3mA的静态功耗要求。此硬件系统设计方案性能可靠稳定、成本较低,已在多款TFT液晶汽车仪... 为使TFT液晶汽车仪表在整车长时间停放后仍能正常启动,该文提出了一种低静态功耗的硬件系统设计,静态功耗约为1.53mA,满足整车对仪表提出来的小于3mA的静态功耗要求。此硬件系统设计方案性能可靠稳定、成本较低,已在多款TFT液晶汽车仪表中广泛应用,具有较高的应用价值。 展开更多
关键词 TFT液晶汽车仪表 硬件系统设计 低静态功耗
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90nm工艺SOC芯片多阈值低静态功耗设计 被引量:1
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作者 易兴勇 李海军 陈杰 《半导体技术》 CAS CSCD 北大核心 2007年第9期812-815,共4页
为了降低纳米级芯片设计中功耗主体之一的静态功耗,从产生静态功耗的来源出发,提出了使用多阈值技术降低静态功耗,给出利用多阈值技术的多种实现方法。以COSTAR II芯片为实例,利用90 nm多阈值单元库进行低静态功耗设计。结果表明,利用... 为了降低纳米级芯片设计中功耗主体之一的静态功耗,从产生静态功耗的来源出发,提出了使用多阈值技术降低静态功耗,给出利用多阈值技术的多种实现方法。以COSTAR II芯片为实例,利用90 nm多阈值单元库进行低静态功耗设计。结果表明,利用多阈值技术设计来降低功耗是可行的,并对各种实现方法进行比较分析,可作为低静态功耗设计的参考。 展开更多
关键词 90 nm工艺 多阈值 低静态功耗设计
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超动态电压调整SRAM设计
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作者 赵慧 耿莉 《新型工业化》 2013年第6期61-69,共9页
本文设计了一种8管SRAM单元和相应的读写辅助电路,解决了传统6管SRAM单元低压工作存在的读写稳定性问题,实现了具有超动态电压调整(U-DVS)能力的SRAM的设计,其工作电压范围可从亚阈值区变化到标称电压,达到SRAM低功耗和高性能的平衡。... 本文设计了一种8管SRAM单元和相应的读写辅助电路,解决了传统6管SRAM单元低压工作存在的读写稳定性问题,实现了具有超动态电压调整(U-DVS)能力的SRAM的设计,其工作电压范围可从亚阈值区变化到标称电压,达到SRAM低功耗和高性能的平衡。通过自适应衬底偏置电路和读缓冲器的设计,增强了SRAM单元低压下的读稳定性和鲁棒性。设计了可复用的读写辅助电路,同时提高SRAM的低压写能力和读速度。采用标准0.18-μm CMOS工艺进行了流片验证。测试结果表明SRAM工作电压范围达到0.2V-1.8V,相应的工作频率为184 kHz-208 MHz,从1.8V到0.2V的工作电压范围内,SRAM总功耗降低了4个数量级,工作电压0.2V时的读写功耗仅为30nW。 展开更多
关键词 集成电路设计 SRAM 超动态电压调整 亚阈值设计 静态噪声容限 低功耗
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集成电路RT-Level功耗估计方法概论 被引量:1
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作者 吴凯 林争辉 《电路与系统学报》 CSCD 2004年第1期95-100,共6页
随着便携式系统的出现,集成电路的功耗日渐成为人们普遍关心的一个问题。为了避免二次设计带来的损失,无论集成电路设计师还是芯片生产厂家都希望能够在较早的设计阶段对芯片的功耗进行准确地估计。集成电路的功耗估计方法主要分为两大... 随着便携式系统的出现,集成电路的功耗日渐成为人们普遍关心的一个问题。为了避免二次设计带来的损失,无论集成电路设计师还是芯片生产厂家都希望能够在较早的设计阶段对芯片的功耗进行准确地估计。集成电路的功耗估计方法主要分为两大类:静态估计和动态估计两种方法。本文对这两类方法进行了探讨,对每一类方法中现存典型的算法进行了介绍;并对如何计算Glitching Power进行了描述;对时序电路的功耗分析进行了探讨;最后对现存的问题进行了总结。 展开更多
关键词 功耗估计 静态估计 动态估计 低功耗设计 时序电路 组合电路 时序布尔函数 时序二值决策图 有限状态机
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