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A New Full-Adder Based on Majority Function and Standard Gates
1
作者 Mojtabavi Naeini Mahshid Navi Keivan 《通讯和计算机(中英文版)》 2010年第5期1-7,共7页
关键词 全加器 标准 超大规模集成电路 互补金属氧化物半导体 函数 CMOS工艺 HSPICE 改进设计
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基于CNFET的三输入Majority门电路设计 被引量:3
2
作者 汪扬杰 夏银水 《无线通信技术》 2018年第2期57-62,共6页
Majority(MAJ)运算和反相(INV)运算组成完备集,数字逻辑电路可以用基于"MAJ/INV"的MI(Majority-Inverter)逻辑来实现。三输入MAJ门是MI逻辑电路的一种基本门电路单元。本文设计了一种基于碳纳米管场效应晶体管(Carbon Nanotub... Majority(MAJ)运算和反相(INV)运算组成完备集,数字逻辑电路可以用基于"MAJ/INV"的MI(Majority-Inverter)逻辑来实现。三输入MAJ门是MI逻辑电路的一种基本门电路单元。本文设计了一种基于碳纳米管场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的三输入MAJ门电路,并用所设计的MAJ门实现三个多输入组合逻辑电路。实验结果表明,在采用相同的器件和工艺的条件下,与现有的设计相比,所设计的MAJ门在功耗和功耗延时积上的改进最高分别达到32.5%和45.3%。 展开更多
关键词 majority-Inverter逻辑 majority 碳纳米场效应晶体管 功耗 功耗延时积
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基于Majority逻辑门映射的电路面积优化
3
作者 吴达斌 王伦耀 夏银水 《宁波大学学报(理工版)》 CAS 2019年第1期26-31,共6页
提出了一种采用三输入Majority逻辑门(M门)和反相器实现电路逻辑功能的电路面积优化算法.该算法首先用动态规划策略完成电路的AIG(And-Inverter Graph)切割,然后通过搜索适合M门覆盖的AIG子结构以及与门和M门之间的等效替代,将AIG转换... 提出了一种采用三输入Majority逻辑门(M门)和反相器实现电路逻辑功能的电路面积优化算法.该算法首先用动态规划策略完成电路的AIG(And-Inverter Graph)切割,然后通过搜索适合M门覆盖的AIG子结构以及与门和M门之间的等效替代,将AIG转换为适合M门映射的MIG(Majority-Inverter Graph),最后用Ω法则和Ψ法则对MIG进行简化,得到节点数更少的MIG,从而实现基于M门映射的电路面积优化.优化算法用C语言实现,并用MCNC电路测试.结果表明,相比于逻辑综合工具ABC的结果,用M门映射后电路面积可得到平均约12%左右的优化. 展开更多
关键词 majority逻辑门 映射算法 逻辑优化
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磁耦合元胞自动机逻辑器件的形状可重配置结构
4
作者 杨晓阔 蔡理 +3 位作者 肖明清 王曙钊 张斌 王森 《电子学报》 EI CAS CSCD 北大核心 2015年第2期225-229,共5页
磁耦合元胞自动机逻辑器件(即纳磁体逻辑器件)是后CMOS时代的一种极具潜力的新技术,具有无引线集成、极低功耗和天然非易失性等优点.纳磁体逻辑器件由纳米级单畴磁体构成,而磁体的形状是其一个重要的器件特征参数.本文研究了不同特殊形... 磁耦合元胞自动机逻辑器件(即纳磁体逻辑器件)是后CMOS时代的一种极具潜力的新技术,具有无引线集成、极低功耗和天然非易失性等优点.纳磁体逻辑器件由纳米级单畴磁体构成,而磁体的形状是其一个重要的器件特征参数.本文研究了不同特殊形状纳磁体的转换特性,获得了改变特殊形状器件状态的时钟场值.提出了基于不同尺寸特殊形状纳磁体的可重配置择多逻辑门,采用OOMMF软件验证了形状择多逻辑门的输入可重配置性,得到了顺序配置不同输入组合所需的时钟场.该可重配置门结构的提出为磁性可编程逻辑计算电路的实现奠定了重要的理论基础. 展开更多
关键词 纳磁体逻辑器件 特殊形状 择多逻辑门 可重配置性
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基于排序网络的奇数大数逻辑门电路设计
5
作者 王艳 张楠 郭靖 《电测与仪表》 北大核心 2022年第11期189-193,共5页
针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)... 针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)(θ-1)输入的排序网络、2^(-1)(θ-1)个2输入与门、1个2^(-1)(θ+1)输入或门。在FPGA上对比使用传统MLG电路和文中构造的MLG电路实现DS码译码器的硬件开销。结果表明,相比于使用传统MLG电路,DS码译码器在使用文中构造的MLG电路时,有效降低了Slices、逻辑延时、6-LUT、Flip-Flops。 展开更多
关键词 SRAM存储器 大数逻辑门 排序网络 FPGA 硬件开销
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新型CMOS大数逻辑门电路的设计
6
作者 张楠 王艳 郭靖 《微电子学与计算机》 2021年第2期77-82,共6页
一步大数逻辑可译码(One-Step Majority Logic Decodable,OS-MLD)可用来促进存储器恢复单粒子翻转引起的软错误.其中,大数逻辑门(Majority Logic Gate,MLG)在译码电路中起着非常重要的作用,然而目前已提出的MLG电路需要极大的硬件开销.... 一步大数逻辑可译码(One-Step Majority Logic Decodable,OS-MLD)可用来促进存储器恢复单粒子翻转引起的软错误.其中,大数逻辑门(Majority Logic Gate,MLG)在译码电路中起着非常重要的作用,然而目前已提出的MLG电路需要极大的硬件开销.针对这一问题,本文提出一种新型MLG电路,该电路由PMOS管构成的上拉网络、NMOS管构成的下拉网络以及一个反相器构成.利用Cadence软件进行仿真验证可知,该电路不仅能够实现正常的大数逻辑功能,在功耗、延时、面积等性能指标方面也均优于现有的电路结构.同时,将所设计的MLG应用到OS-MLD中,结果表明,所提出的MLG对于该编码应用是有效的. 展开更多
关键词 一步大数逻辑可译码 存储器 软错误 大数逻辑门
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基于排序网络的大数逻辑门电路设计 被引量:4
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作者 孙宇 郭靖 朱磊 《微电子学与计算机》 CSCD 北大核心 2016年第6期123-125,共3页
针对传统大数逻辑门(Majority Logic Gate,MLG)高开销的问题,构造了基于排序网络的MLG电路,并以8输入的排序网络为例,使用两个4输入排序网络、四个与门以及1个或门来实现大数逻辑值.采用VerilogHDL编写代码,使用ModelSim仿真工具进行了... 针对传统大数逻辑门(Majority Logic Gate,MLG)高开销的问题,构造了基于排序网络的MLG电路,并以8输入的排序网络为例,使用两个4输入排序网络、四个与门以及1个或门来实现大数逻辑值.采用VerilogHDL编写代码,使用ModelSim仿真工具进行了功能验证.相比于传统的MLG,该电路可以有效地缩小45.11%的面积、降低60.43%的功耗和减小35.44%的延迟冗余.仿真结果表明,构造的电路可以完成正确的大数逻辑功能. 展开更多
关键词 存储器 大数逻辑门 排序网络 单粒子翻转
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量子元胞自动机可逆加法器电路 被引量:1
8
作者 秦涛 蔡理 杨晓阔 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2017年第2期133-139,共7页
可逆逻辑的极低能耗特征使其在低功耗电路、量子计算机等领域具有重要的应用价值.设计了一种新型的三变量可逆逻辑门,可以完成择多计算、异或和同或计算功能.运用量子元胞自动机器件实现了该新型可逆逻辑门,设计了基于量子元胞自动机的... 可逆逻辑的极低能耗特征使其在低功耗电路、量子计算机等领域具有重要的应用价值.设计了一种新型的三变量可逆逻辑门,可以完成择多计算、异或和同或计算功能.运用量子元胞自动机器件实现了该新型可逆逻辑门,设计了基于量子元胞自动机的可逆加法器电路.仿真结果表明,新设计的可逆逻辑门和加法器电路具有正确的功能.同时,采用新型可逆逻辑门设计的可逆加法器垃圾位及需要门数均减少了. 展开更多
关键词 可逆逻辑 量子元胞自动机 加法器 择多逻辑门
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一种基于异质多铁结构全局应变时钟的纳磁体择多逻辑门 被引量:1
9
作者 豆树清 杨晓阔 +5 位作者 夏永顺 袁佳卉 崔焕卿 危波 白馨 冯朝文 《物理学报》 SCIE EI CAS CSCD 北大核心 2023年第15期242-252,共11页
利用正、负磁致伸缩系数材料(Terfenol-D,Ni)对相同应变的响应差异,提出了一种基于异质多铁结构全局应变时钟的纳磁体择多逻辑门,设计了“高应力启动-低应力计算”的两步择多计算模式,使用MuMax3微磁学仿真软件建立了该器件的微磁学模型... 利用正、负磁致伸缩系数材料(Terfenol-D,Ni)对相同应变的响应差异,提出了一种基于异质多铁结构全局应变时钟的纳磁体择多逻辑门,设计了“高应力启动-低应力计算”的两步择多计算模式,使用MuMax3微磁学仿真软件建立了该器件的微磁学模型,并研究了其能量演化情况和周期能耗.仿真结果表明:异质多铁结构全局应变时钟纳磁体择多逻辑门能够成功地对任意的3端输入组合连续执行择多计算;应用两步择多计算模式,该器件计算正确率可达100%,其执行连续计算的周期为2.75 ns,周期能耗约64 aJ.研究发现:应力各向异性能和偶极子耦合能变化引起的能量势阱变化是决定该器件磁化动力学行为的主要原因.本文研究结果可为纳米磁逻辑电路的设计提供重要指导. 展开更多
关键词 择多逻辑门 多铁纳磁体 纳米磁逻辑 异质多铁结构
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基于择多门的QCA自动逻辑综合 被引量:1
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作者 权宇 邓飞飞 +2 位作者 余宸 解光军 吕洪君 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2018年第9期1201-1206,共6页
为了实现三输入布尔函数的自动综合,文章提出了卡诺图八位二进制表达式的概念。对于任意3-feasible布尔函数,它的卡诺图八位二进制表达式范围为00000000-11111111(0~255),以量子元胞自动机(quantum cellular automata,QCA)中的择多门... 为了实现三输入布尔函数的自动综合,文章提出了卡诺图八位二进制表达式的概念。对于任意3-feasible布尔函数,它的卡诺图八位二进制表达式范围为00000000-11111111(0~255),以量子元胞自动机(quantum cellular automata,QCA)中的择多门为基础,将40个基本函数按照M(M1,M2,M3)的规则充分搭配,得到的结果范围为0~255,即实现了任意3-feasible布尔函数逻辑功能。输入目标函数F,按照择多门最少、反相器最少、门输入最少的原则编程筛选出能实现F逻辑功能的最优M (M1,M2,M3)组合。仿真结果表明,对于任意的3-feasible函数,最后都可以用不超过4个择多门、2级逻辑层的择多逻辑表达式表示,从而实现了三输入的自动逻辑综合,方便QCA电路的搭建。 展开更多
关键词 三输入 卡诺图八位二进制表达式 量子元胞自动机(QCA) 择多门 40个基本函数 编程 自动逻辑综合
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Performance Evaluation of Efficient XOR Structures in Quantum-Dot Cellular Automata (QCA) 被引量:1
11
作者 Mohammad Rafiq Beigh Mohammad Mustafa Firdous Ahmad 《Circuits and Systems》 2013年第2期147-156,共10页
Quantum-dot cellular automaton (QCA) is an emerging, promising, future generation nanoelectronic computational architecture that encodes binary information as electronic charge configuration of a cell. It is a digital... Quantum-dot cellular automaton (QCA) is an emerging, promising, future generation nanoelectronic computational architecture that encodes binary information as electronic charge configuration of a cell. It is a digital logic architecture that uses single electrons in arrays of quantum dots to perform binary operations. Fundamental unit in building of QCA circuits is a QCA cell. A QCA cell is an elementary building block which can be used to build basic gates and logic devices in QCA architectures. This paper evaluates the performance of various implementations of QCA based XOR gates and proposes various novel layouts with better performance parameters. We presented the various QCA circuit design methodology for XOR gate. These layouts show less number of crossovers and lesser cell count as compared to the conventional layouts already present in the literature. These design topologies have special functions in communication based circuit applications. They are particularly useful in phase detectors in digital circuits, arithmetic operations and error detection & correction circuits. The comparison of various circuit designs is also given. The proposed designs can be effectively used to realize more complex circuits. The simulations in the present work have been carried out using QCADesigner tool. 展开更多
关键词 Nanoelectronics Quantum Cellular AUTOMATA (QCA) majority logic Combinational logic XOR gate QCA DESIGNER
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