多端口存储器控制器IP核的设计与实现

提出了一种通用的多端口存储器控制器的设计与实现方案,该方案采用AMBA(advanced microcon-troller bus architecture)总线,最多可支持6个AHB(advanced high-performance bus)主设备同时访问存储器;支持包括SRAM、ROM、NOR-FLASH、SDR-SDRAM、DDR-SDRAM在内的多种存储器;内部设计实现的仲裁器采用固定优先级和TimeOut机制相结合的仲裁策略.基于SMIC 0.13μm CMOS工艺库,芯片面积约为230653μm2,系统时钟为130 MHz.FPGA验证结果表明:该方案实现的存储器控制器能够充分利用存储器的带宽,提高系统的性能.

高速1553BIP核的设计与实现

随着MIL-STD-1553B总线在航空、航天等军事领域的综合电子信息系统中的广泛应用,系统应用对1553B协议处理器的高传输率、高可靠性以及小型化提出了更高的需求,采用传统专用芯片的方案已经不能很好地满足应用需求。从上述需求出发,文中全面描述了高速1553BIP的功能结构以及各功能模块的设计与实现。目前,1553BIP已经过MPW投片验证,样片的性能测试和系统应用验证结果表明,1553BIP完全符合MIL-STD-1553B协议,支持10 Mbps高速数据通信。

基于MC8051 IP核的多周期同步测频改进

分析多周期同步测频原理及误差,在此基础上提出一种多周期同步测频的改进方法。该方法通过对标准频率计数值的修正,在不提高系统时钟频率和闸门时间的前提下,实现了测量精度的提高,并详细分析了其测量误差。最后,讨论了在FPGA中利用MC8051 IP核来实现真正意义的高性价比的SoPC频率测量问题。

基于多级协同混淆的硬件IP核安全防护设计

传统硬件混淆从物理级、逻辑级、行为级等进行单层次混淆,没有发挥多级协同优势,存在安全隐患。该文通过对物理版图、电路逻辑和状态跳变行为的关系研究,提出多级协同混淆的硬件IP核防护方法。该方案首先在自下而上协同混淆中,采用虚拟孔设计版图级伪装门的方式进行物理-逻辑级混淆,采用过孔型物理不可克隆函数(PUF)控制状态跳变的方式实现物理-行为级混淆;然后,在自上而下协同混淆中,利用密钥控制密钥门进行行为-逻辑级混淆,利用并行-支路混淆线的方法完成行为-物理级混淆;最后提出混淆电路在网表的替换机制,设计物理-逻辑-行为的3级协同混淆,实现多级协同混淆的IP核安全防护。ISCAS-89基准电路测试结果表明,在TSMC65 nm工艺下,多级协同混淆IP核在较大规模测试电路中的面积开销占比平均为11.7%,功耗开销占比平均为5.1%,正确密钥和错误密钥下的寄存器翻转差异低于10%,所提混淆方案可有效抵御暴力攻击、逆向工程、SAT等攻击。

多核架构下实时IP流测量的硬件加速方法

提出了一种多核架构下实时IP流测量的硬件加速方法。FPGA以线速捕获OC-192链路数据报文,并将数据记录以IP流为单位均衡至多个处理器核对应的亲核缓存队列中,利用流标识的多级散列值检测流表更新碰撞。实验表明,这种方法可以有效提高IP流的分析速度,在数据包长75byte的情况下,能够实时线速处理OC-192速率的流量,对高速骨干网多并发流下业务流的在线识别和分析具有重要意义。

IP网络设备多业务叠加测试方法探讨

从通信产业的发展趋势出发,分析了IP网络设备选型测试需求变化,阐述了目前传统测试方法的局限性。参照运营商未来业务的演变,以核心路由器为例阐述了多业务叠加测试模型的建立及具体实现过程,提出了IP网络设备多业务叠加测试的新方法。最后通过与传统单项测试的效果进行比较,为运营商IP网络设备测试提供了一种更为有效的可行方法。

基于Octeon多核网络处理器的IPv6联动IPS研究与设计

对基于Octeon多核网络处理器的新一代IPv6高速网络联动入侵防御系统进行研究,设计了新型联动入侵防御原型.系统基于Octeon多核的高速处理,并结合了IPv6网络中入侵的新特点.在基于入侵检测规则库规则匹配技术的基础上,运用新型的协议分析技术和基于流的检测技术,在Octeon多核间分配控制层与数据层的不同执行,采用命名块机制进行多核间通信,通过数据层核向控制层核的反馈,实现了流处理及协议分析模块与控制模块的高速联动.系统实现了Gbps级的高速入侵检测与联动防御处理.

基于多核处理器的TCP/IP协议栈加速技术

多核处理器已经成为了处理器发展的趋势。在多核处理器上运行Linux操作系统时,由于所有的TCP/IP网络协议处理都以软件的形式在Linux操作系统内核运行,处理效率很低。为了解决这个问题,本文提出了一种基于多核处理器的多核TCP/IP加速协议栈,将多核处理器的处理核心分成两部分。一部分运行Linux操作系统。另一部分处理核心运行实时系统,处理TCP/IP协议栈。由于将TCP/IP协议栈的处理卸载到了实时系统,Linux的中断处理大大减少,并且实时系统直接操作底层硬件资源,没有操作系统的参与,所以多核TCP/IP加速协议栈的处理效率会很高。通实验结果对比,在相同的硬件资源下,多核TCP/IP加速协议栈不仅比Linux TCP/IP协议栈获得了更大的网络处理吞吐率,而且消耗了更低的CPU。

IP网络设备多业务叠加测试方法探讨

从通信产业的发展趋势出发,分析了IP网络设备选型测试的需求变化,阐述了目前传统测试方法的局限性。通过参照运营商未来业务的演变,以核心路由器为例阐述了多业务叠加测试模型的建立及具体实现过程,提出了IP网络设备多业务叠加测试的新方法。最后,通过与传统单项测试的效果比较,为运营商IP网络设备测试提供了一种更为有效的可行方法。

一种面向IP-SAN的多网卡绑定方法的研究与实现

针对目前IP-SAN中网络链路的性能瓶颈问题,研究了Linux现有的多网卡绑定技术,多网卡绑定技术可以增大服务器带宽,提高服务器读写IP-SAN的速率。本文基于多核处理器,提出并实现了一种面向IP-SAN的多网卡绑定方法,进而使用基于多核处理器的服务器对所提出的多网卡绑定方法进行测试评估,同时与Linux现有的多网卡绑定方法进行性能对比测试。测试结果表明,此方法可以明显增加嵌入式服务器访问IP-SAN的速率和灵活性。

基于FPGA的多轴直流电机控制系统

为了实现机械相控阵列天线的波束扫描,采用微型直流电机驱动螺旋天线单元转动来达到预定的辐射相位,研究了一种基于单片FPGA的多轴直流电机控制系统。采用IP设计思想,直流电机的位置控制用纯硬件逻辑电路的形式(直流电机控制IP核)实现,总线通信及轨迹计算由同一芯片上的微处理器(Nios II软核)软件实现,从而容易构建多轴直流电机控制的片上系统。利用Verilog硬件描述语言,设计了一种高性能直流电机控制IP核,并进行了仿真验证。为了验证该IP核的复用性,构建了一个56轴直流电机控制的片上系统。实验结果表明,此系统可对各个直流电机实现快速精确控制,每轴的运动相互独立,并且控制参数在线可编程,控制一致性满足系统设计要求。基于这种方式构建的系统,扩展方便、可移植性高、具有较好的适用性,已在某相控阵列天线中得到了应用。

SoC软硬件自动划分系统设计

设计了一种将IP核复用和多目标优化相结合的SoC软硬件自动划分系统,详细探讨了系统各个模块的功能,重点论述了系统实现的关键技术,包括基于遗传算法的软硬件划分方法和基于表调度的系统性能评估方法.实验结果表明,该系统满足了SoC软硬件协同设计中对软硬件自动划分的要求,为开发SoC系统级仿真验证平台奠定了基础.

面向核心网的多层网络能耗优化方法

随着网络规模和流量的迅速增长,Internet的能耗问题变得日益严重.文中研究IP(Internet Protocol)over TDM over WDM核心网的能耗问题,首先对多层网络的节能机制进行了分析,在此基础上,提出了一种多层网络能耗优化的ITO模型,充分考虑多层网络的体系结构和网络设备的模块化特性,协同使用网络业务流控制和网络资源配置与管理的方法,实现业务流在多个网络层合理的分配和路由以及网络设备的多粒度模块睡眠,以达到降低网络能耗的目的.实验结果表明,ITO模型能有效降低网络的能耗,在网络业务量较低时,可将网络功耗降到业务高峰期时的24%～38%.此外,该文还通过实验探讨了业务的疏导和旁通、不同的网络层组合、网络设备的动态功耗以及网络设备的模块化结构对网络能耗优化的影响,为构建节能高效的绿色网络提供了参考.

基于多性能指标的SoC软硬件划分方法研究

针对存在多种因素影响嵌入式系统综合性能的实际情况,详细分析了影响嵌入式系统性能的各项性能指标,提出了一种基于多性能指标评价的软硬件协同划分思想。利用SoC可重用的特性,将IP核复用及软件架构重用引入到软硬件划分算法当中。通过功能模块层的抽象,将复杂的嵌入式系统构成映射到数学上的DAG(Direct Acyclic Graph)之上。提出了性能指标优先级的概念,并通过在算法中加入对给定的参数数据预先处理及引入运筹学中分支定界的思想,优化了算法的求解,加快了算法的收敛速度,较之单纯的整个空间的条件遍历更优。

基于MAX10的多通道数据采集系统设计

为了实现模拟数据的多通道实时采集,提出一种高集成度的多通道数据采集系统设计方法。该系统设计选择新型FPGA芯片MAX10作为主控制器,该芯片主要集成了模数转换器(ADC)和双配置闪存,采用Altera公司的开发工具Quartus II 14.0,设计了相应的AD数据采集模块、用户闪存读取控制模块以及LCD显示控制模块,并详细论述了各模块的工作流程,给出了MAX10中ADC配置,其中包括模数转换ADC IP内核及锁相环PLL IP内核的配置过程,最终实现了多通道数据采集的实时采集及显示。实验测试结果表明,对于输入的模拟电压信号,LCD显示的数据采集结果具有很高的测量精度,满足电压数据采集的要求。

多核网络处理器iSCSI发起端研究与实现

针对已有的互联网小型计算机系统接口(iSCSI)发起端实现方式在面向多核网络处理器时存在的性能和扩展性不佳等问题,研究多核网络处理器的网络处理软件框架,提出基于多核网络处理器异构操作系统的网络处理软件框架。采用软件框架和P-SPL数据层面编程模型,给出一种iSCSI发起端实现方式。实验结果证明,相比基于Linux操作系统的iSCSI发起端实现,基于多核网络处理器异构操作系统的iSCSI发起端实现在吞吐率和响应时间上都有明显的性能提升。在6个千兆网口的测试环境中,读写吞吐率最高可达到180 MB/s,响应时间最多减少1.6 ms。

龙芯3号多核处理器的低功耗测试技术

龙芯3号是一款低功耗处理器芯片,要求测试时保持较低功耗.为了解决低功耗测试的问题,对龙芯3号测试功耗进行了细致分析,提出一套考虑测试时间和测试开销的低功耗测试方案,并对整套方案中的各种技术在功耗、面积、时延以及测试时间等方面进行了详细分析.针对龙芯3号测试功耗主要消耗在逻辑电路的翻转和测试时钟网络上的特点,采用IP级测试分割技术减少逻辑电路和时钟网络的翻转;采用门控时钟对局部扫描触发器进行控制减少单核扫描捕获期间的逻辑翻转,并采用了阻隔门技术、不关心位(X位)填充技术减少单核扫描移位的逻辑翻转.实验结果表明,龙芯3号4核处理器达到了预定小于15W的测试平均功耗需求,单个IP核最大平均功耗降低为6W左右,约是正常功能平均功耗的40%,有效地保证了芯片的测试质量.

基于FPGA的高速多路视频数据采集系统

针对同时处理高速多路视频数据的需求,以NiosII软核CPU为核心,通过在FPGA上构建可编程片上系统(Sys-tem On Programmable Chip,SOPC),利用SOPC系统自定义外设接口,配合DMA技术,完成对A/D转换后的多路视频数据的同时解码采集。视频解码模块采用滑动窗法快速检测定时基准信号。FPGA可重构的特性可以使系统根据实际应用需要在原方案基础上扩展、裁减功能模块,并根据资源情况重构系统,达到资源与效率的最优匹配。

基于FPGA的以太网光谱数据传输系统

针对基于DMD的自适应多光谱成像仪的光谱数据传输模块设计。简要地介绍了多光谱成像仪的总体结构、以太网的总体结构、以太网数据帧发送以及接收过程。给出了基于FPGA的以太网系统设计图,在EDK10.1的环境中实现,通过chipscope观察发送数据包波形,并使用Etherpeek抓包工具观察发送的数据包。实验结果证明此以太网系统能够正常工作,满足多光谱成像仪数据传输要求,应用在多光谱成像仪中能够正确地收发光谱图片。

4G系统关键技术分析

概要介绍了第4代(4G)移动通信系统的主要特点,重点讨论了4G中的关键技术,包括MIMO+OFDM、智能天线和联合检测技术,先进的信道编码方式,软件无线电以及基于IP的核心网技术。