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多核处理器机群Memory层次化并行计算模型研究 被引量:16
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作者 涂碧波 邹铭 +2 位作者 詹剑锋 赵晓芳 樊建平 《计算机学报》 EI CSCD 北大核心 2008年第11期1948-1955,共8页
多核处理器机群点对点通信同时具有memory纵向层次化特征和横向层次化的新特征.纵向层次化特征揭示了对不同大小和步长的消息进行点对点通信时消息通信中间件对其性能的影响;横向层次化的新特征由intra-CMPi、nter-CMP和inter-node消息... 多核处理器机群点对点通信同时具有memory纵向层次化特征和横向层次化的新特征.纵向层次化特征揭示了对不同大小和步长的消息进行点对点通信时消息通信中间件对其性能的影响;横向层次化的新特征由intra-CMPi、nter-CMP和inter-node消息通信性能的显著差异引起,目前缺少有效的分析模型.文中提出一种新的memory层次化并行计算模型,对多核处理器机群memory横向、纵向层次化特征进行了统一的抽象.在对多核处理器机群点对点通信和集合通信的开销进行模型分析和实际测试中,新模型的精确性优于现有的未引入memory横向层次化特征的模型. 展开更多
关键词 多核处理器机群 memory层次化 并行计算模型 MPI 多核意识
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一种新型GPU芯片Hierarchy Z架构的设计方案
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作者 王渊峰 武凤霞 阙恒 《集成电路应用》 2017年第6期14-17,共4页
在图形处理芯片GPU芯片架构设计中,Hierarchy Z是一种Tile粒度的Z Buffer技术,Graphics Pipeline中,它处于Z Buffer之前,经过它剔除掉的Tile,可以省掉后继Z Buffer的读写,并提高图形渲染的效率和性能。但是对于Hierarchy Z不能剔除的Ti... 在图形处理芯片GPU芯片架构设计中,Hierarchy Z是一种Tile粒度的Z Buffer技术,Graphics Pipeline中,它处于Z Buffer之前,经过它剔除掉的Tile,可以省掉后继Z Buffer的读写,并提高图形渲染的效率和性能。但是对于Hierarchy Z不能剔除的Tile,如何有效的节省它们的Z Buffer的读写,业界还鲜有研究。通过对传统Hierarchy Z硬件算法研究改进,一个双层次的基于Z Slope的Z Range方案被提出。新的Hierarchy Z不仅可以全精度恢复Tile中所有Z值,还能提高Tile的Reject率和Accept率。经过Bench测试,最终能节省约88%Accept Tile的Z Buffer读写,并进一步节省10%~40%的Z Buffer Memory开销。 展开更多
关键词 图形处理芯片 GPU Z缓存 层次Z 像素块 存储开销
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swLLVM:面向神威新一代超级计算机的优化编译器
3
作者 沈莉 周文浩 +5 位作者 王飞 肖谦 武文浩 张鲁飞 安虹 漆锋滨 《软件学报》 EI CSCD 北大核心 2024年第5期2359-2378,共20页
异构众核架构具有超高的能效比,已成为超级计算机体系结构的重要发展方向.然而,异构系统的复杂性给应用开发和优化提出了更高要求,其在发展过程中面临好用性和可编程性等众多技术挑战.我国自主研制的神威新一代超级计算机采用了国产申... 异构众核架构具有超高的能效比,已成为超级计算机体系结构的重要发展方向.然而,异构系统的复杂性给应用开发和优化提出了更高要求,其在发展过程中面临好用性和可编程性等众多技术挑战.我国自主研制的神威新一代超级计算机采用了国产申威异构众核处理器SW26010Pro.为了发挥新一代众核处理器的性能优势,支撑新兴科学计算应用的开发和优化,设计并实现面向SW26010Pro平台的优化编译器swLLVM.该编译器支持Athread和SDAA双模态异构编程模型,提供多级存储层次描述及向量操作扩展,并且针对SW26010Pro架构特点实现控制流向量化、基于代价的节点合并以及针对多级存储层次的编译优化.测试结果表明,所设计并实现的编译优化效果显著,其中,控制流向量化和节点合并优化的平均加速比分别为1.23和1.11,而访存相关优化最高可获得2.49倍的性能提升.最后,使用SPEC CPU2006标准测试集从多个维度对swLLVM进行了综合评估,相较于SWGCC的相同优化级别,swLLVM整型课题性能平均下降0.12%,浮点型课题性能平均提升9.04%,整体性能平均提升5.25%,编译速度平均提升79.1%,代码尺寸平均减少1.15%. 展开更多
关键词 异构众核 编译系统 编程模型 存储层次 向量化 节点合并 访存优化
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基于路径预取的树型索引查询优化
4
作者 来逸瑞 李永坤 许胤龙 《计算机应用研究》 CSCD 北大核心 2024年第10期3093-3099,共7页
在树型内存索引的研究过程中,由于传统的片上预取不能适应索引的局部性,导致访存成为该类型内存索引的性能瓶颈。提出了一种基于软件层面的路径预取算法,使用预取加速内存索引的访问,并使得该算法可以快速部署到现实机器上。该算法基于... 在树型内存索引的研究过程中,由于传统的片上预取不能适应索引的局部性,导致访存成为该类型内存索引的性能瓶颈。提出了一种基于软件层面的路径预取算法,使用预取加速内存索引的访问,并使得该算法可以快速部署到现实机器上。该算法基于对树型索引访存流程的分析,通过预取表保存键与索引访问路径的关系,通过基于键切片哈希的匹配算法对预取表中的数据进行匹配,显著提高了索引性能。在当前较为先进的树型内存索引上实现了该算法并进行了实验评估,结果表明该算法在不同数据量和读写混合负载下提升了索引器的访问性能。因此,基于路径预取的算法可以有效加速树型内存索引的访存速度,提升索引器性能。 展开更多
关键词 内存索引 预取 缓存 内存层次结构
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Efficient cache replacement framework based on access hotness for spacecraft processors
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作者 GAO Xin NIAN Jiawei +1 位作者 LIU Hongjin YANG Mengfei 《中国空间科学技术(中英文)》 CSCD 北大核心 2024年第2期74-88,共15页
A notable portion of cachelines in real-world workloads exhibits inner non-uniform access behaviors.However,modern cache management rarely considers this fine-grained feature,which impacts the effective cache capacity... A notable portion of cachelines in real-world workloads exhibits inner non-uniform access behaviors.However,modern cache management rarely considers this fine-grained feature,which impacts the effective cache capacity of contemporary high-performance spacecraft processors.To harness these non-uniform access behaviors,an efficient cache replacement framework featuring an auxiliary cache specifically designed to retain evicted hot data was proposed.This framework reconstructs the cache replacement policy,facilitating data migration between the main cache and the auxiliary cache.Unlike traditional cacheline-granularity policies,the approach excels at identifying and evicting infrequently used data,thereby optimizing cache utilization.The evaluation shows impressive performance improvement,especially on workloads with irregular access patterns.Benefiting from fine granularity,the proposal achieves superior storage efficiency compared with commonly used cache management schemes,providing a potential optimization opportunity for modern resource-constrained processors,such as spacecraft processors.Furthermore,the framework complements existing modern cache replacement policies and can be seamlessly integrated with minimal modifications,enhancing their overall efficacy. 展开更多
关键词 spacecraft processors cache management replacement policy storage efficiency memory hierarchy MICROARCHITECTURE
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申威众核处理器访存与通信融合编译优化
6
作者 方燕飞 李雁冰 +2 位作者 董恩铭 王云飞 刘齐 《软件学报》 EI CSCD 北大核心 2024年第6期2648-2667,共20页
申威众核片上多级存储层次是缓解众核“访存墙”的重要结构.完全由软件管理的SPM结构和片上RMA通信机制给应用性能提升带来很多机会,但也给应用程序开发优化与移植提出了很大挑战.为充分挖掘片上存储层次特点提升应用程序性能,同时减轻... 申威众核片上多级存储层次是缓解众核“访存墙”的重要结构.完全由软件管理的SPM结构和片上RMA通信机制给应用性能提升带来很多机会,但也给应用程序开发优化与移植提出了很大挑战.为充分挖掘片上存储层次特点提升应用程序性能,同时减轻用户编程优化负担,提出一种多级存储层次访存与通信融合的编译优化方法.该方法首先设计融合编译指示,将程序高层信息传递给编译器.其次构建编译优化收益模型并设计启发式循环优化方案迭代求解框架,并由编译器完成循环优化方案的求解和优化代码的变换.通过编译生成的DMA和RMA批量数据传输操作,将较低存储层次空间中高访问延迟的核心数据批量缓冲进低访问延迟的更高存储层次空间中.在3个典型测试用例上进行优化实验测试与分析,结果表明所提出的优化在性能上与手工优化相当,较未优化版程序性能有显著提升. 展开更多
关键词 申威众核处理器 多级存储层次 RMA通信 并行语言 编译优化
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基于Flash混合存储的数据迁移技术研究
7
作者 周海 周子强 《电子设计工程》 2024年第11期51-54,59,共5页
混合存储系统内的数据结构较为混乱,为提高数据迁移效率,减少其响应时间,设计基于Flash混合存储的数据迁移技术。综合比较Flash存储器、固态硬盘存储器以及磁盘存储器的存储效果,对存储介质进行缓存分层,整理其在同层结构与分层结构中... 混合存储系统内的数据结构较为混乱,为提高数据迁移效率,减少其响应时间,设计基于Flash混合存储的数据迁移技术。综合比较Flash存储器、固态硬盘存储器以及磁盘存储器的存储效果,对存储介质进行缓存分层,整理其在同层结构与分层结构中的读写顺序;计算文件的时间长度值,获取文件读写频率以及单位时间内的文件访问量,计算文件预期价值,并得到相应的约束条件,由此建立数据价值评定模型,设计数据迁移算法。实验结果表明,在邮件负载条件下效果更好,在不同时段内,响应时间均不超过3 s,因此该数据迁移技术的响应时间较短,性能较好。 展开更多
关键词 FLASH存储器 混合存储 数据迁移技术 缓存分层结构 数据价值评定 磁盘寻道距离
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嵌入式处理器中访存部件的低功耗设计研究 被引量:11
8
作者 黄海林 范东睿 +1 位作者 许彤 唐志敏 《计算机学报》 EI CSCD 北大核心 2006年第5期815-821,共7页
以“龙芯1号”处理器为研究对象,探讨了嵌入式处理器中访存部件的低功耗设计方法.通过对访存部件的结构、功耗以及关键路径进行分析,利用局部性原理,提出一种根据虚拟地址历史记录进行判断的方法,可以显著减少TLB和Cache对RAM块的访问次... 以“龙芯1号”处理器为研究对象,探讨了嵌入式处理器中访存部件的低功耗设计方法.通过对访存部件的结构、功耗以及关键路径进行分析,利用局部性原理,提出一种根据虚拟地址历史记录进行判断的方法,可以显著减少TLB和Cache对RAM块的访问次数,使得TLB部件功耗平均降低了28.1%,Cache部件功耗平均降低了54.3%,处理器总功耗平均降低了23.2%,而关键路径延时反而减少,处理器性能略有提高. 展开更多
关键词 访存部件 TLB CACHE 低功耗 龙芯1号
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面向Cell宽带引擎架构的异构多核访存技术 被引量:10
9
作者 冯国富 董小社 +1 位作者 丁彦飞 王旭昊 《西安交通大学学报》 EI CAS CSCD 北大核心 2009年第2期1-5,共5页
针对Cell宽带引擎架构(CBEA)多核高性能处理器要求软件显式地对分层存储结构进行管理,带来架构的可编程性及性能等问题,提出了一种基于CBEA的异构多核访存技术.将CBEA访存分为批量访存和按需访存;通过合理部署数据缓冲区来减小批... 针对Cell宽带引擎架构(CBEA)多核高性能处理器要求软件显式地对分层存储结构进行管理,带来架构的可编程性及性能等问题,提出了一种基于CBEA的异构多核访存技术.将CBEA访存分为批量访存和按需访存;通过合理部署数据缓冲区来减小批量访存计算中的片内访存开销,利用支持粗粒度访问的软件管理cache及数据预取来降低按需访存的片外访存开销;以访存接口库的方式来改善软件的可编程性.实验结果表明,所提技术的访存接口库在批量访存方式下的性能比ALF和CellSs提高了30%~50%,按需访存中软件管理cache性能比CBE软件开发工具包提高了20%~30%,4路数据预取访存比单路缓存的性能提高约50%. 展开更多
关键词 异构多核 访存技术 分层存储结构 Cell宽带引擎架构
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GPU异构系统中的存储层次和负载均衡策略研究 被引量:12
10
作者 马安国 成玉 +1 位作者 唐遇星 邢座程 《国防科技大学学报》 EI CAS CSCD 北大核心 2009年第5期38-43,共6页
GPU体系结构的革新和相应开发平台的发展使得GPU广泛地应用于科学计算领域。通过深入地分析GPU体系结构和存储层次的优缺点以及GPU上的关键性能特征,阐明了GPU体系结构、编程模型和存储层次之间的关系。针对GPU异构系统上的应用映射提... GPU体系结构的革新和相应开发平台的发展使得GPU广泛地应用于科学计算领域。通过深入地分析GPU体系结构和存储层次的优缺点以及GPU上的关键性能特征,阐明了GPU体系结构、编程模型和存储层次之间的关系。针对GPU异构系统上的应用映射提出三种基本负载均衡优化策略:预取、流化、任务划分。试验结果揭示了不同的优化因子与优化效率之间的具体关联。 展开更多
关键词 GPGPU 存储层次 负载均衡策略 流计算 任务划分
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一种基于两级存储结构的网络流量测量算法 被引量:3
11
作者 张进 刘勤让 +1 位作者 司亮 邬江兴 《计算机工程》 CAS CSCD 北大核心 2007年第10期10-12,21,共4页
为了准确而完备地测量高速骨干网中各条流的流量,需要容量大且速度快的存储器来保存所有流的状态信息,因而代价极高。该文提出了一种基于两级存储结构的网络流量测量算法。两级存储结构由容量小但速度快的一级存储器和容量大但速度慢的... 为了准确而完备地测量高速骨干网中各条流的流量,需要容量大且速度快的存储器来保存所有流的状态信息,因而代价极高。该文提出了一种基于两级存储结构的网络流量测量算法。两级存储结构由容量小但速度快的一级存储器和容量大但速度慢的二级存储器构成。考虑到网络流量分布的Quasi-Zipf法则,测量算法尽量将大流量流的状态信息保存在一级存储器中,将小流量流的状态信息保存在二级存储器中,较好地解决了存储器容量和速度之间的矛盾。仿真结果表明,与抽样测量相比,该算法具有较小、较平均的测量误差。 展开更多
关键词 流量测量 分级存储结构 网络监测
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一种高效GPU存储系统体系架构设计 被引量:7
12
作者 卢俊 颜哲 田泽 《计算机技术与发展》 2015年第4期6-9,共4页
图形处理技术被广泛应用于电影、视频、游戏以及动画的制作,而图形处理系统(GPU)的出现极大地减轻了CPU日益繁重的图形处理任务,使得其能更专注于通用控制。文中阐述了制约GPU性能提升的重要因素,指出提高带宽利用率是应对这一问题的关... 图形处理技术被广泛应用于电影、视频、游戏以及动画的制作,而图形处理系统(GPU)的出现极大地减轻了CPU日益繁重的图形处理任务,使得其能更专注于通用控制。文中阐述了制约GPU性能提升的重要因素,指出提高带宽利用率是应对这一问题的关键措施。通过局部性原理的分析,提出了一种基于层次化架构的高效GPU存储系统的设计。文中介绍了4层结构的存储系统,并逐层说明了各自的功能和架构,评估了基于层次化存储架构的GPU在典型应用中的带宽。文中还描述了Cache以及显存管理等子模块的功能。通过仿真可知,该GPU存储系统能充分利用共享和复用等手段尽量减少外部存储器的访问次数,从而提高了带宽利用率。 展开更多
关键词 图形处理系统 层次化存储 带宽 存储管理模块
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面向存储层次设计优化的GPU程序性能分析 被引量:2
13
作者 唐滔 彭林 +1 位作者 黄春 杨灿群 《计算机科学》 CSCD 北大核心 2017年第12期1-10,共10页
图形处理器凭借着比传统CPU更高的峰值性能和能效,以及日渐成熟的软件环境,逐渐成为构建异构并行系统的最流行的加速器之一。虽然GPU依靠轻量级线程的灵活切换来隐藏访存延迟,但其超高的并发度仍然给存储系统带来了很大压力,其性能的有... 图形处理器凭借着比传统CPU更高的峰值性能和能效,以及日渐成熟的软件环境,逐渐成为构建异构并行系统的最流行的加速器之一。虽然GPU依靠轻量级线程的灵活切换来隐藏访存延迟,但其超高的并发度仍然给存储系统带来了很大压力,其性能的有效发挥受访存效率的强烈影响。因此GPU程序的访存行为分析及优化一直是GPU相关领域的研究热点,但很少有工作从体系结构的角度分析存储层次的设计对性能的影响。为了更好地指导GPU存储层次的设计和访存优化,从实验的角度详细地分析了GPU各存储层次对程序性能的影响,并总结出若干指导性的优化策略,为未来类似体系结构的存储层次设计和程序优化提供建议。 展开更多
关键词 异构系统 图形处理器 存储层次 性能分析 优化
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Linux环境下软PLC开发系统的设计与实现 被引量:4
14
作者 陈雪 刘荫忠 杨东升 《组合机床与自动化加工技术》 北大核心 2010年第11期40-43,共4页
文章主要介绍了在Linux操作系统环境下,软PLC梯形图的编辑技术。采用基于面向对象的方法,在分析了梯形图组成元素的基础上,阐述了设计过程中使用的类层次结构,并根据梯形图动态存储的特点,描述了存储梯形图元素及元素间拓扑关系的数据... 文章主要介绍了在Linux操作系统环境下,软PLC梯形图的编辑技术。采用基于面向对象的方法,在分析了梯形图组成元素的基础上,阐述了设计过程中使用的类层次结构,并根据梯形图动态存储的特点,描述了存储梯形图元素及元素间拓扑关系的数据结构。在Linux操作系统平台上,对系统的各个设计阶段进行了测试,测试结果表明所设计的开发系统能够正确实现编辑、转换和编译功能,将生成的目标代码C语言程序最终编译成目标逻辑组件,被运行系统调用执行。 展开更多
关键词 梯形图 编辑 类层次 存储结构 C语言程序
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基于经典存储器的量子计算机存储系统 被引量:1
15
作者 吴俊杰 姜晶菲 +1 位作者 潘晓辉 杨学军 《计算机工程与应用》 CSCD 北大核心 2006年第30期98-101,共4页
量子计算机具有许多与经典计算机不同的量子特性,其性能远远优于经典计算机,但量子力学特有的性质也使得量子计算机的设计方法不同于经典计算机。在量子计算机中应用经典计算机的存储层次将会遇到一些前所未有的困难,文章提出了一种解... 量子计算机具有许多与经典计算机不同的量子特性,其性能远远优于经典计算机,但量子力学特有的性质也使得量子计算机的设计方法不同于经典计算机。在量子计算机中应用经典计算机的存储层次将会遇到一些前所未有的困难,文章提出了一种解决方案,以便能够在量子计算机的存储系统中应用与经典计算机类似的层次结构来提高访存性能。最后,文章给出了这种层次结构下访存性能的分析结果,指出了在何种条件下才能最大程度地发挥层次结构的性能。 展开更多
关键词 量子计算机 存储层次 量子存储器
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一种基于容量复用的异构CMP Cache 被引量:2
16
作者 高翔 章隆兵 胡伟武 《计算机研究与发展》 EI CSCD 北大核心 2008年第5期877-885,共9页
多核环境下的Cache设计技术受到线延时和应用等多方面因素影响,私有和共享方案都存在各自的不足.提出了一种异构的CMP Cache结构,采用两类具有不同Cache层次的结点组成多核芯片,设计了基于间接索引的Cache容量复用等技术,提供了容量有... 多核环境下的Cache设计技术受到线延时和应用等多方面因素影响,私有和共享方案都存在各自的不足.提出了一种异构的CMP Cache结构,采用两类具有不同Cache层次的结点组成多核芯片,设计了基于间接索引的Cache容量复用等技术,提供了容量有效且访问迅速的片上存储层次.在全系统环境下对SPEC CPU2000,SPLASH2等程序的评测结果表明,异构CMP Cache结构能够适应各类应用的需要,对单进程和多线程应用平均性能提高分别可达16%和9%.异构CMP Cache同时具有硬件设计简单的特点,具有较好的工程可实现性,其设计思想将应用在未来的龙芯多核处理器设计中. 展开更多
关键词 片上多核处理器 存储层次 异构 容量复用 高速缓存一致性
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继电保护专用芯片存储器抗干扰性研究与设计 被引量:2
17
作者 邹雪城 刘浩 +1 位作者 曹飞飞 刘东生 《微电子学与计算机》 CSCD 北大核心 2009年第7期24-28,共5页
目前依赖于外置存储器的继电保护装置容易受到现场复杂电磁环境的干扰而影响系统的正常运行,采用片内存储器层次结构设计的专用芯片可有效地降低电磁干扰对数据读写影响程度.从片内FIFO性能分析、嵌入式DRAM的实现工艺、片内SDRAM控制... 目前依赖于外置存储器的继电保护装置容易受到现场复杂电磁环境的干扰而影响系统的正常运行,采用片内存储器层次结构设计的专用芯片可有效地降低电磁干扰对数据读写影响程度.从片内FIFO性能分析、嵌入式DRAM的实现工艺、片内SDRAM控制器的抗干扰设计等方面说明了提高片内存储器可靠性的方法和原理.结果显示该方法能够显著地提高芯片的抗干扰能力,从而提高了不依赖于外置存储器的继电保护装置的可靠性. 展开更多
关键词 微机继电保护 专用芯片 抗干扰 存储器层次 嵌入式存储器
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单片多处理器的研究 被引量:7
18
作者 史莉雯 樊晓桠 张盛兵 《计算机应用研究》 CSCD 北大核心 2007年第9期46-49,共4页
单片多处理器结构支持较高线程级的并行,能显著提高性能。介绍了单片多处理器的结构,对一些结构模型和实际的商用处理器进行举例,并对关键技术进行了研究分析。
关键词 单片多处理器 线程级并行 存储层次 核间互连 多核任务调度
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基于FPGA的RISC CPU设计 被引量:4
19
作者 龙惠民 吴静 《兵工自动化》 2006年第12期86-87,92,共3页
基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存... 基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存器、数据寄存器和状态机。当CPU读取Cache的数据时,先将物理地址的最高位与标志存储器中对应地址标签比较。判断是否将数据总线直接传送给CPU。 展开更多
关键词 RISC CPU FPGA 三级层次存储体系 WISHBOEN接口
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面向嵌入式多核存储层次的OpenMP优化研究 被引量:2
20
作者 王庆 季振洲 刘涛 《计算机研究与发展》 EI CSCD 北大核心 2011年第S1期273-277,共5页
当前嵌入式多核处理器的应用越来越普遍,如何充分认识与利用嵌入式多核的并行计算效率已经成为嵌入式多核并行计算的热门问题.讨论了两种不同的共享式嵌入式多核存储层次结构,即无二级共享Cache和拥有二级共享Cache的多核存储结构,在这... 当前嵌入式多核处理器的应用越来越普遍,如何充分认识与利用嵌入式多核的并行计算效率已经成为嵌入式多核并行计算的热门问题.讨论了两种不同的共享式嵌入式多核存储层次结构,即无二级共享Cache和拥有二级共享Cache的多核存储结构,在这些嵌入式多核系统中进行实际的OpenMP并行应用计算,并通过增加OpenMP对循环分块的支持来对并行程序进行数据优化.实验结果对比分析表明,在嵌入式多核中采用共享二级Cache对并行程序性能影响不大,而在对并行程序进行优化后性能平均有6%的提高. 展开更多
关键词 嵌入式多核 层次存储 共享二级Cache 数据局部性
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