一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。

含MDAC 10位20Mps流水线ADC设计

设计 10位 20MpS 流水线模数转换器,它具有高速度高分辨率的优点。其核心模块 MDAC 集数模转换、减法、余差放大和采样保持功能于一身,简化电路结构,提高模数转换器的性能。分析电容失配引入的误差,并给出减小误差的方法,微分非线性和积分非线性的模拟结果。

乘法器与乘法型DAC在核仪器程控增益放大器中的设计

设计了三种适用于数字能谱仪前端电路的程控增益放大器。AD734组成的高速程控增益放大器不仅可实现±60 db增益范围的调节,0.002 db增益步进,还可以消除核脉冲信号的直流漂移。TLC7528级联DAC与AD5453超小体积DAC构成的程控增益放大器可实现低成本,小体积的应用,且分辨率大于等于14位,可应用于核仪器的谱线漂移精密大范围调节。

12位20MS/s流水线ADC的研制

流水线结构是高速高精度ADC的首选。通过对流水线ADC的结构、MDAC电路进行了研究;提出新型采样保持开关;设计了12位20 MS/s采样率流水线ADC,并基于SMIC0.35μm混合CMOS工艺进行流片实现,测试结果表明,在测试仪器只有10位精度的情况下SFDR=65 dB,SNDR=56 dB,SNR=56.9 dB,ENOB=9.1 bit,最后对测试结果进行分析。

用于12 bit 250 MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路。该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的"外推",减小了第二级支路所需的电流,并达到了更大的单位增益带宽。该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18μm 1P5M 1.8 V CMOS工艺实现。测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,整个ADC电路的功耗为320 m W。

基于DDS数控信号发生器

以DDS芯片AD9850产生正弦波形为基础,利用比较器、放大器、DAC和乘法器电路构成频率、相位和振幅均可数控的多种波形信号发生器.该信号发生器的频率在AD9850内部实现数控功能,振幅通过DAC芯片控制乘法器的输入比例因子实现数控功能,从而可以精确地设置波形的频率和振幅,降低波形失真度.

流水线ADC中MDAC开关电阻的优化

针对流水线模数转换器中余量增益数模转换器的快速建立,提出了在放大阶段带开关电阻的余量增益数模转换器的电路级模型和系统级模型,通过数学分析和图形分析给出了开关电阻对于余量增益数模转换器建立的影响,并提出了开关电阻的优化方案.分析和仿真结果表明,在开关电阻有变动的情况下,优化方案能够保证快速建立的有效性.

用于硅像素探测器读出系统的流水线ADC设计

设计了一款用于硅像素探测器读出系统的13 bit、20 MS/s流水线ADC芯片。该芯片的核心模块主要包括乘法数模单元(MDAC)、全差分跨导运算放大器(OTA)、动态锁存器、双相非交叠时钟产生电路等,并采用130 nm CMOS商业标准工艺完成了电路设计与仿真。后仿真结果表明,该ADC性能指标满足项目需求:工作电压为3.3 V,单端输入动态范围为-1~1 V,ENOB约为10.48 bits,SFDR为74.4 dB,SNDR为64.9 dB,SNR为65.1 dB,THD为78.3 dB,总功耗约为79 mW。

一种12bit流水线型模数转换器的研究与设计

本文设计和研究了一种低功耗12Bit流水线模数转换器的结构,其采用了TSMC 0.18um工艺设计,3.3V单电源电压,5MHz采样率,动态范围为1V,INL为0.5LSB,DNL为2LSB,通过详细的电路原理分析和软件Cadence的仿真,并流片测试,性能达到设计初衷。

一种高速、低复杂度的数字校准技术

介绍了一种应用于高速高精度流水线模数转换器的数字后台校准技术.该技术基于2.5位/级的开关电容式MDAC结构,在前2级MDAC引入用于携带误差信息的随机序列,利用信号相关理论在数字域中通过累加、平均的方法提取出这些误差信息,并在最终的数字输出端补偿.该技术能够有效地减少由于电容失配和增益有限性等非理想因素的影响,提高系统的性能;同时它具有算法简单、应用灵活、不中断正常输出、工作频率高等特点.经过FPGA验证,校准后有效位数从8.5 bit提高到13.7 bit,无杂散动态范围从52.7 dB提高到108.4 dB.