Virtuoso iQuantus Insight及Quantus Insight流程在FINFET先进工艺项目中加速后仿迭代的应用

随着工艺演进,尺寸进一步缩小带来了更多寄生通路和更大的寄生电阻,后仿结果和前仿相去甚远。如何快速缩小前后仿之间的差距成为重要课题。传统设计中只能通过Quantus Extracted View相对直观地对寄生进行分析,无法更详细地进行分析,这成为设计者们面临的艰巨挑战。同时,后仿发现问题,只能通过“修改电路-版图迭代-再次后仿”反复优化,迭代周期长,如何降低时间成本成为各公司关注的重点。Virtuoso iQuantus Insight(ViQI)/Quantus Insight(QI)可基于寄生网表文件进行寄生分析及结果可视化。工程师可借此对寄生进行准确的分析及假设,无需版图迭代,即可进行设计优化。讨论了如何通过ViQI/QI工具在FINFET先进工艺项目中实现快速的后仿迭代,大幅提高工作效率。

基于图神经网络的门级硬件木马检测方法

集成电路(IC)供应链的全球化已经将大多数设计、制造和测试过程从单一的可信实体转移到世界各处各种不可信的第三方实体。使用不可信的第三方知识产权(3PIP)可能面临着设计被对手植入硬件特洛伊木马(HTs)的巨大风险。这些硬件木马可能会使原有设计出现性能降低、信息泄露甚至发生物理层面不可逆的破坏,严重危害消费者的隐私、安全和公司的信誉。现有文献中提出的多种硬件木马检测方法,具有以下缺陷:对黄金参考电路的依赖、测试向量覆盖率的要求甚至是手动代码审查的需要,同时随着集成电路规模的增大,低触发率的硬件木马更加难以被检测。因此针对上述问题,该文提出一种基于图神经网络硬件木马的检测方法,在无需黄金参考电路以及逻辑测试的情况下实现了对门级硬件木马的检测。该方法利用图采样聚合算法(GraphSAGE)学习门级网表中的高维图特征以及相应节点特征,并采用有监督学习进行检测模型的训练。该方法探索了不同聚合方式以及数据平衡方法下的模型的检测能力。该模型在信任库(Trust-Hub)中基于新思90 nm通用库(SAED)的基准训练集的评估下,实现了92.9%的平均召回率以及86.2%的平均F1分数(平均聚合,权重平衡),相比目前最先进的学习模型F1分数提高了8.4%。而应用于基于系统250 nm库(LEDA)的数据量更大的数据集时,分别在组合逻辑类型硬件木马检测中获得平均83.6%的召回率、70.8%的F1,在时序逻辑类型硬件木马检测工作中获得平均95.0%的召回率以及92.8%的F1分数。

基于级联结构特征的硬件木马检测方法

针对基于静态结构特征的机器学习方法对门级硬件木马检测结果检测率不高的问题,提出了一种基于级联结构特征的硬件木马检测方法。利用共现矩阵进行特征构建,并使用多对多结构的堆叠式长短期记忆网络(Long Short-Term Memory,LSTM)进行木马特征的训练与识别。实验结果表明,该方法在Trusthub的15个基准网表中获得了93.1%的平均真阳性率(TPR)、99.0%的平均真阴性率(TNR)和79.3%的F1-score。实验结果优于现有方法。

基于PSO-SVM的硬件木马检测

针对基于门级网表的硬件木马识别方法中硬件木马识别率低且识别效果不稳定的问题,提出一种基于粒子群优化支持向量机(Particle Swarm Optimization-Support Vector Machine,POS-SVM)算法的硬件木马检测方法。对电路的门级网表特征分析提取出7维特征,利用SMOTE算法对数据进行预处理,改善数据集类别不平衡问题,使用该特征训练支持向量机分类器,用粒子群算法对支持向量机的参数优化以获得较高的识别准确率,利用该分类器达到识别硬件木马的目的。实验结果表明,该算法提高了硬件木马的识别率,实现99.47%线网识别准确率。

基于多维特征的门级硬件木马检测技术

硬件木马已成为集成电路的主要安全威胁之一,然而现有的安全性分析方法从单一角度描述硬件木马特征,硬件木马的覆盖率低,难以应用到实际的检测中。分析了硬件木马的重要属性和典型结构,提出了13维硬件木马特征向量,可以覆盖目前所有已知类型的硬件木马;利用SMOTETomek算法对特征集进行扩展,消除训练数据集的不平衡性;使用随机森林算法评估13维特征的重要性,依据特征重要性排序和模型评分,优化木马特征集合;基于最优特征向量训练分类器,识别门级网表中的木马信号。基于Trust_Hub硬件木马库中的21个基准电路展开实验验证,木马检出率高达99.22%,误判率仅为0.01%。与现有文献相比,检测效果有了大幅提升。

MLDet:基于结构特征和XGBoost的硬件木马检测方法

随着集成电路(Integrated Circuit,IC)的规模日益庞大,IC的生产和制造全球化,不受信任的第三方很容易将硬件木马插入知识产权内核,从而威胁IC的安全。因此,有必要研究硬件木马的检测方法,特别是IC设计阶段的硬件木马检测。提出一种名为MLDet的方法,提取门级网表结构特征;用XGBoost算法来检测硬件木马。MLDet从已知网表中提取木马特征值,并使用XGBoost算法训练;将训练好的检测模型用于未知网表的检测;成功将网表中的节点分类为普通节点和木马节点。实验结果表明,MLDet获得了85.60%的平均硬件木马检测率,部分基准电路的平均硬件木马检测率达到100%。

一种基于Quantus-reduce加速模拟仿真验证分析的解决方案

随着半导体技术的进步,芯片的设计规模不断扩大,这使得电路设计需要考虑的寄生效应更加复杂,电路的后仿真工作也变得更加繁重。介绍了如何应用Cadence公司的寄生抽取工具Quantus进行post-layout寄生抽取,利用Quantus的Standalone Reduction(简称Qreduce)功能对后仿网表进行精简,以达到缩减网表的规模,提高仿真速度的目的。Cadence的Qreduce功能是通过数学的运算,将RC网络进行等效运算,以减少节点,从而达到缩减网表的规模,但同时保证了不会对精度造成比较大的损失。从后仿网表的缩减程度、仿真精度的影响、仿真速度以及内存消耗等方面进行论述,给出关键对比指标。

一种ISPD98电路网表到超图的转换算法

以电路测试基准ISPD98的模型用例及对应的超图为例,阐述了ISPD98电路网表文件格式、超图的压缩存储格式和文件存储格式.提出了一种ISPD98电路网表到超图的转换算法.它读取ISPD98电路网表文件数据,将其映射到超图的压缩存储格式,并存储为指定的超图文件存储格式,从而有效地将电路划分问题转换为超图划分优化问题.实验表明,该转换算法能正确地将ISPD98电路网表转换为超图的文件存储格式,有效地避免了直接在ISPD98电路网表上进行划分,提高了电路划分的效率.

基于关键路径的三模冗余表决器插入算法

在FPGA的三模冗余设计中,寄存器的反馈环路会导致错误持续出现,严重影响三模冗余的容错性能,因此需要在寄存器的反馈环路上插入表决器。该文首次提出了一种针对映射后网表进行三模冗余设计的方法,同时提出了基于关键路径的表决器插入算法,该算法在表决器的插入时避开关键路径,缓解了三模冗余设计中插入表决器时增加延时的影响。与国外同类算法相比,该文算法在不降低电路可靠性的前提下,以不到1%的面积开销,使得关键路径延时减少3%~10%,同时算法运算速度平均提高35.4%。

一种可支持任意流程的MEMS设计工具

当前MEMSCAD软件中可以支持的设计流程比较固定和单一,已不能完全满足由MEMS器件种类日益增多所带来的设计新需求.论文提出了一种可支持任意流程的MEMS设计方法,并基于此建立了设计工具原型系统.该方法采用通用的系统级、器件级和工艺级的三级架构,但以网表、标准格式的实体模型和版图文件分别作为这三个级别设计数据的出入口.设计了相应的信息提取算法及程序,实现了任意两个级别之间的数据自动传递,从而可以支持在该架构下的全部六种设计流程.尤其是由系统级到器件三维实体再到工艺版图的设计流程为国际上率先实现,其从功能逐步综合到器件结构,可有效减少设计的迭代次数.设计实例表明,基于该工具可以针对不同的MEMS器件选择最优的设计路线,显著提高了MEMS的设计效率.

一种VLSI设计到无向赋权图的转换系统

基于VLSI剖分问题的需要,设计并实现了VLSI设计到无向赋权图的转换系统(VLSI/Graph Converter,VGC).介绍了电路构造图和图文件存储格式,给出了VGC的处理流程图,提出了针对VLSI线网的无向赋权图转换算法.该算法解决的关键问题是,遍历树状结构的VLSI线网,将其转换为无向赋权图并存储为指定的图文件格式.VGC系统在Windows平台下用C++实现.实验及分析表明,该系统能正确地将Verilog语言描述的门级CPU转换为无向赋权图,避免了直接在VLSI线网上进行剖分,提高了VLSI剖分的效率.

一种VLSI设计到赋权超图的转换系统

本文基于VLSI划分问题的需要,提出了一种VLSI设计到赋权超图转换算法.该算法解决的关键问题是,它读取和遍历Verilog语言描述的树状结构VLSI设计,将其转换为赋权超图并存储为指定的文件存储格式,从而有效地将VLSI划分问题转换为超图划分优化问题.进而,本文给出了VLSI设计到赋权超图的转换系统(VLSI/Hypergraph Converter,VHC)的处理流程图,并在Windows平台下用C++设计实现了VHC系统.实验及分析表明,该系统能正确地将Verilog语言描述的门级CPU测试用例转换为赋权超图,避免了直接在VLSI线网上进行划分,提高了VLSI划分的效率.

Protel调用EWB网络表的电路布线实现方法

在混合运用 EWB实现电路仿真、用 Protel实现印刷电路板设计的应用过程中 。

一种用于SRAM快速仿真的模型

根据静态随机存储器(SRAM)电路及版图的设计特点,提出了一种新的可用于SRAM设计的快速仿真计算模型.该模型仿真快速准确,能克服Spice仿真软件对大容量SRAM版图后仿真速度较慢的缺点,在很大程度上缩短了设计周期.同时,它的仿真结果同Synopsys公司的Nanosim软件仿真结果相比偏差小于5%.该模型在龙芯Ⅱ号CPU的SRAM设计中得到了应用;芯片采用的是中芯国际0.18μmCMOS工艺.流片验证了该模型对于大容量的SRAM设计是准确而有效的.

基于XGBoost的混合模式门级硬件木马检测方法

针对恶意的第三方厂商在电路设计阶段中植入硬件木马的问题,该文提出一种基于XGBoost的混合模式门级硬件木马检测方法。该检测方法将电路的每个线网类型作为节点,采用混合模式3层级的检测方式。首先,基于提取的电路静态特征,利用XGBoost算法实现第1层级的检测。继而,通过分析扫描链的结构特征,对第1层级分离得到的正常电路继续进行第2层级的面向扫描链中存在木马电路的静态检测。最后,在第3层级采用动态检测方法进一步提升检测的准确性。Trust-Hub基准测试集的实测结果表明,该方法与现有的其他检测方法相比具有较优的木马检测率,可达到94.0%的平均真阳率(TPR)和99.3%的平均真阴率(TNR)。

一种基于与非锥簇架构FPGA输入交叉互连设计优化方法

该文针对与非锥(And-Inverter Cone,AIC)簇架构FPGA开发中面临的簇面积过大的瓶颈问题,对其输入交叉互连设计优化进行深入研究,在评估优化流程层次,首次创新性提出装箱网表统计法对AIC簇输入和反馈资源占用情况进行分析,为设计及优化输入交叉互连结构提供指导,以更高效获得优化参数。针对输入交叉互连模块,在结构参数设计层次,首次提出将引脚输入和输出反馈连通率分离独立设计,并通过大量的实验,获得最优连通率组合。在电路设计实现层次,有效利用AIC逻辑锥电路结构特点,首次提出双相输入交叉互连电路实现。相比于已有的AIC簇结构,通过该文提出的优化方法所得的AIC簇自身面积可减小21.21%,面积制约问题得到了明显改善。在实现MCNC和VTR应用电路集时,与Altera公司的FPGA芯片Stratix IV(LUT架构)相比,采用具有该文所设计的输入交叉互连结构的AIC架构FPGA,平均面积延时积分别减小了48.49%和26.29%;与传统AIC架构FPGA相比,平均面积延时积分别减小了28.48%和28.37%,显著提升了FPGA的整体性能。

CMOS集成温度传感器电路设计及仿真

根据集成温度传感器的原理,利用晶体三极管发射结作为敏感元件,设计出集成温度传感器电路。根据电路中的器件及其连接关系,得到了该电路的网表文件。基于SPICE软件的仿真实验结果表明,该传感器的电压和电流的温度灵敏度分别为3.15mV/℃、0.61μA/℃,且线性度较好。

一种新的基于SRAM的快速综合技术

对静态随机存储器(SRAM)全定制设计过程中的版图设计工作量大、重复性强的问题进行了分析,并在此基础上提出了一种新的应用于SRAM设计的快速综合技术。这种技术充分利用SRAM电路重复单元多的特点,在设计过程中尽可能把电路版图的硬件设计转换为使用软件来实现,节省了大量的版图设计和验证的时间,从而提高了工作效率。这种技术在龙芯Ⅱ号CPU的SRAM设计中得到了应用;芯片采用的是中芯国际0.18μm CM O S工艺。流片验证表明,该技术对于大容量的SRAM设计是较为准确而且有效的。

XDL网表的前向电路图生成算法

作为描述FPGA(Field Programmable Gate Array)电路网表的XDL(Xilinx Design Language)描述文件,不仅能用于解析抽取FPGA设计的Inst电路单元和Net电路信号,而且能用于构建FPGA电路网表中信号传播的前向电路图模型。采用有向超图来构建FPGA电路网表中信号的前向拓扑关系,其中FPGA电路单元的有效管脚表示为超图结点,管脚间的外部连线、管脚内的电路逻辑功能表示为有向超边。给出了XDL网表级电路描述文件编译所需的EBNF表达式,提出了基于有向超图的XDL网表的前向电路图生成算法,进行了算法的时空复杂度分析。在Windows平台下基于RapidSmith开源软件实现了前向电路图生成算法,并选用基于Virtex-4型号FPGA测试用例的XDL网表,生成相应的前向电路图以验证XDL网表的前向电路图生成算法的正确性和有效性。

FPGA的系统设计方法解析

本文对FPGA的系统设计思想和方法作了简要的介绍和一定的探讨,并总结了FPGA设计的通用流程,重点对设计流程中的每一个环节以及相关的概念进行了详细的分析,并谈了作者个人的一些经验。最后简单地介绍了FPGA常见的开发工具,并总结了可编程器件的基本特点。