基于高速存储平台的高性能RS编译码器设计

目前,星载高速存储设备中采用商用RS编译码IP核来实现数据纠错功能,能够实现的编译码最高速率为800 Mbps,只能依靠多个IP核同时工作达到吉比特高速数据存取速率的要求。星载存储数据发生错误的主要原因是存储区单粒子翻转和存储介质本身特性产生的单比特数据错误。针对星载存储数据的误码特性,本文提出一种RS编译码改进算法,通过对编码算法中的剩余多项式及译码算法中的伴随多项式进行降次处理,减小编译码过程中运算的迭代次数及计算量,以及对编译码算法中的基本运算单元有限域乘法器采用子项复用技术,实现对传统RS编译码算法的改进。结果表明改进后的编译码器能达到最高数据速率为10.5 Gbps,编码器资源较单个商用IP核减少15%,译码器资源减少40%,能够满足后续高速存储平台的应用要求。

RS码编译码算法的实现

作者在详细分析了RS码原理与性质的基础上 ,详尽地推导了RS码的编译码过程 。

RS(255,223)码编码器设计与CPLD实现

选取具有对称系数的生成多项式,利用Top-down设计方法设计并用CPLD实现了RS(255,223)码编码器。该编码器可装入一片Flex8000系列EPF8820ATC144-2芯片中,所用逻辑单元数为537个(该芯片共有627逻辑单元),约8700个门,可稳定工作在10MHz频率上。与已有的相同设计相比。

面向云存储容错系统的RS再生码

面向云存储容错系统提出了一种RS再生纠删码,该编码继承了RS编码容多错的可靠性,又能实现容三错的高效性。对RS再生码中单节点故障混合修复方法进行了介绍,并求出了混合修复时磁盘读取数的理论下界。从理论上对RS再生码的存储开销、译码效率、修复带宽进行了性能评估。实验结果表明,RS再生纠删码比同类纠删码的修复性能有较大的提升,特别是采用混合修复算法以后,系统单故障恢复时间下降20.8%~28.2%。

变参数RS编码器IP核的设计与实现

设计了一种码长可变、纠错能力可调的 RS编码器。该 RS编码器可对常用的 RS短码进行编码 ,可做成 IP核 ,为用户提供了很大的方便 ;采用基于多项式乘法理论 GF( 2 m)上的 m位快速有限域乘法的方法 ,提高了编码电路的运算速度 ;同时给出了程序仿真结果 ,并在 Xilinx的 FPGA上进行了硬件验证。

基于FPGA的RS(255,223)编码器的设计

利用生成多项式系数的对称性,采用FPGA和VerilogHDL语言实现了RS(255,223)编码器。该编码器,可工作在170MHz频率以上。与已有的相同设计相比,该设计具有快速和占用硬件资源较少的特点。

RS编码器的CPLD实现

在分析了RS码编码原理的基础上,提出一种用CPLD实现RS编码器的简单可行的硬件实现方法。介绍了实现过程,给出了实现结果。结果表明运用查找表的方法具有成本低、速度快等优点。

RS(15,9)编码器IP Core的实现

RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用VerilogHDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性。

RS码编码和译码的算法

本文针对用ＤＳＰ芯片实现ＲＳ码的编码器和译码器的要求，讨论ＲＳ码的编码和译码算法。

适用于CCSDS标准的RS(255,223)码编码器设计

研究了在CCSDS标准下RS编码器的时域编码方法。分析了RS码的编码原理,基本单元电路设计,包括有限域加法器和乘法器,并着重阐述了自然基下常系数并行乘法器的实现方法。在此基础上,选用系数对称的生成多项式,在QuartusⅡ5.0编译环境下设计了RS(255,223)对称结构的编码器,节约了硬件资源,给出了仿真结果图,经检验输出结果正确。采用此方法设计的RS(255,223)编码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。

基于线性光耦HCNR201和RS-422的固态存储器的设计与实现

设计一种基于线性光耦HCNR201和RS-422总线接口的新型采集存储固态存储器，用于实现模拟量的采集和数字量的接收。采用HCNR201构成光耦隔离电路隔离2路0～5V模拟电压，由FPGA控制AD对其采编，同时应用RS-422接口电路接收1路PCM码流数据，将其混合编帧后转存写入FLASH中。重点阐述了固态存储器的硬件电路设计、FPGA逻辑设计与关键技术的解决方案。实际测试表明，该固态存储器能够准确采集接收2路模拟量与1路PCM数字量信号，存储数据完整可靠。

Mark XIIA Mode5中RS编译码器设计及性能分析

新型Mark XIIA Mode 5敌我识别系统由美军及北约共同研制,用以提高战场态势感知能力。为提高系统数据传输的抗干扰能力,Mode 5采用了RS(11,9)编译码。文章首先分析了RS码本原多项式及生成多项式,并构建了RS(11,9)伽罗华域,然后给出RS(11,9)编/译码算法。最后利用Simulink仿真平台对RS(11,9)的编/译码过程进行仿真和抗干扰性能分析。

RS(204,188)编码器的设计与实现

给出了一种 GF( 2 56 )域上的 RS( 2 0 4 ,1 88)码编码器的实现算法 ,建立了 C语言行为级模型和 RTL级硬件模型。采用了具有对称系数的生成多项式 ,减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与 FPGA网表 ,并进行了二者的仿真验证。该电路的规模约为41 0 0门左右 ,约为一般的该编码器 70 %。

RS-485通信的无极性连接

RS485总线以其结构简单、通信速率高、传输距离远等诸多优点,在工业控制系统中得到了广泛的应用。RS485是有极性连接的,根据RS485通信传输线容易接反的特点,给出几种判断和修正传输线连接错误的方法,实现了RS485无极性传输,使得工程施工和使用大为方便。

基于FPGA的RS编码器的设计与实现

RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误,在现代通信领域越来越受到重视。文中介绍基于FPGA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusⅡ5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值。

一种基于RS编码的NHZ跳频序列构造方法

跳频通信系统可以极大的提高通信系统的抗截获和抗干扰能力,为解决基于RS(63,2)编码产生的跳频序列频率碰撞概率较高的问题,提出了一种改进的宽间隔跳频序列构造方法,该方法通过矩阵旋转增大无碰撞区的跳频序列频隙间隔,降低跳频序列频率碰撞概率。仿真结果表明,改进后算法序列的汉明互相关值明显减少,频隙间隔明显增大;且在无碰撞区范围内接入跳频网络时,可显著提高跳频系统的抗多址干扰能力。

基于RS算法的汉信码在金融票据系统中的应用研究

针对支票等金融票据在传递过程中的安全和智能化问题,介绍了一种基于Reed-Solomen(RS)算法的汉信码在金融票据中的应用系统。利用DSP高性能的专用数字信号处理芯片TMS320C5402,实现系统的数字控制,快速有效地完成数据编码;在分析RS纠错算法的基础上,利用Simulink仿真平台建立了RS编解码仿真模型图,并给出了相应的仿真结果,为分析与研究汉信码在金融票据系统中的应用提供理论依据。

CMMB系统中RS编码器的实现

RS码是目前最有效、应用最为广泛的差错控制编码方式之一.CMMB系统中采用RS码作为信道编码的外码,既可以纠正数据信号传输中的随机错误,又可以纠正由于噪声等造成的突发错误.本文在分析CMMB系统中RS码编码原理的基础上,设计了一种基于FPGA的RS编码器,并重点分析了其中能够实现高速运算,且结构简单的的乘法器.

用FPGA实现数字视频广播系统中的RS编码器

Reed- Solomon( RS)码是一种性能优良的线性分组码 ,在同样编码冗余度下 ,RS码具有极强的纠错能力 ,故在数字差错控制领域得到了广泛的应用。本文介绍了用 FPGA(现场可编程门阵列 )器件实现 DVB(数字视频广播 )系统中的 RS编码器 ,分析了其基本原理和实现过程。

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度。