高速通信系统中并行CRC计算及电路实现

针对高位宽数据情况下的循环冗余校验码(Cyclic Redundancy Code, CRC)电路计算工作频率较低以及资源占用过多的问题,设计并实现了一种并行CRC计算方法。该方法将CRC计算拆分为数据CRC计算和余数CRC计算两个部分,余数CRC计算由多个余数CRC计算模块级联完成,数据CRC计算模块由固定逻辑表达式实现,对二者计算结果做模二加法即得到CRC计算结果。根据数据长度选择相应的数据CRC计算模块和余数CRC计算模块的组合,以适应高位宽可变数据长度的CRC计算。以100 Gbps远程直接数据存取(Remote Direct Memory Access, RDMA)通信系统中的1 024 bits数据位宽CRC-32的计算为例,在VCU118开发板上实现了该算法的硬件电路。实验结果表明,所提设计仅使用4 760个查找表和2 658个触发器,整个系统带宽最高可达97.85 Gbps,最高工作频率可达326 MHz。与其他相关方法相比,提出的方法具有较高的工作频率且资源占用较少。

字节信息流并行CRC-32校验码电路设计与实现

CRC是一种能发现并纠正信息在存储和传输过程中连续出现的多位错误的校验编码.分析CRC码的校验原理及特点,推导相邻字节间的CRC-32校验码的计算方法,利用组合逻辑并行快速计算当前字节的32位CRC校验码,使用Verilog HDL设计编码电路,通过FPGA实现CRC-32编码及检错功能.电路不仅可以计算任意长度的字节信息流的CRC-32校验码,还可嵌入到通信传输系统中快速并行实现CRC-32的编码及检错运算,保证信息正确可靠地传输.

千兆以太网中CRC-32的并行实现

为了保证数据通信的可靠性,要使用一定的检错和纠错方式。循环冗余校验码(CRC)作为一种分组码,具有一定的检错功能。以太网传输帧中使用的是CRC-32校验码作为以太帧的最后4个字节,同以太帧一起传输。CRC的实现方式分为串行方式和并行方式,由于并行方式一个时钟周期内可以处理8个bit,与千兆以太网的GMII接口协议相符合,故千兆以太网的CRC校验码的生成和校验中常使用并行算法实现。本文研究了CRC校验码的串行实现算法和并行实现算法,并且用modelsim进行了二者的仿真,比较二者结果的一致性和实现效率,说明了CRC-32校验码的并行实现算法更适合使用于千兆以太网中。

基于递推法的CRC-32校验码并行改进算法

针对在CRC-32校验码生成方法中,固定电路成本高且缺乏灵活性,传统按位串行算法计算速度慢、查表法需要额外占用空间问题,提出了基于递推法的CRC-32校验码并行改进算法。该算法以递推法为基础,根据实际情况中不同的计算速度和占用空间的需求,计算出并行输入任意n位数据时CRC寄存器中新老数据之间的并行逻辑关系,并根据这一逻辑关系修改程序,从而达到在一定占用空间的限制下,最大程度提升运算速度的目的。仿真结果表明,改进算法存储空间小于查表法,有利于小型化、快速化的硬件实现。

基于CRC的防污染网络编码方案

网络编码的直接应用容易遭受污染攻击,我们针对这一安全性问题,给出了一种基于CRC校验码的防污染网络编码方案.该方案首先通过引入快速的并行CRC校验码和消息时间戳的设计理念,然后结合具有同态性质的RSA签名算法,来确保校验码和时间戳的安全.从该方案的安全性方面和效率方面进行分析表明:网络编码、并行逆序CRC检验码和消息时间戳三者的结合可以有效地抵抗污染攻击和重放攻击,并且大大地降低节点的计算代价,提高了网络的吞吐量.

电子提花机花型传输及存储系统设计

针对电子提花装置需要,基于低功耗高性能CMOS微控制器STC89C52RC和并行闪存SST39SF040设计出电子提花机花型数据传输和存储系统。利用C#语言设计的上位机软件界面采用串行通讯方式与单片机系统通信,为保证数据的可靠传输和正确写入,采用数据分批传送及增加CRC校验的方式进行数据传输。配合主控制器在电子提花机中的使用结果表明,该系统具有工作稳定及可靠性高的优点,能满足实际花型数据传输和存储需要。