一种改进的PMF-FFT短码捕获方法

提出了一种改进的PMF-FFT短码快速捕获方法。该方法将大规模并行相关器与PMF-FFT捕获结构结合起来,利用大规模并行相关器实现接收信号与本地码的分段匹配相关,将部分相关结果进行FFT运算实现对信号载波频偏的搜索,大大提高了PMF-FFT的捕获速度。Matlab仿真结果表明,该方法可以在低的信噪比之下实现对GPS短码的快速捕获。捕获电路的设计基于流水线,资源复用等硬件设计思想,利用较少FPGA资源,在一片FPGA内实现了对短扩频码的实时的快速捕获。

基于粗粒度可重构架构的并行FFT算法实现

为了提升并行 FFT 算法的计算性能，基于粗粒度可重构架构 REMUS＿LPP（reconfigurable embedded multimedia system，low performance processor）提出了一种新的复数 FFT 实现方法．在实现 FFT 算法过程中，首先通过局部串行方式完成低阶部分，然后交换低阶部分结果后并行执行高阶部分．针对 RCA 内和 RCA 间的数据流优化，提出了流水气泡消除技术和数据块重排技术，从而提升了算法实现性能并降低了片上存储需求．芯片实测结果表明，提出的 FFT 算法实现方法的执行速度是其他同类并行计算架构的2．15～13．60倍，片上存储减少为其他方法的7．0％～28．1％．

实数二维FFT及其改进算法的FPGA实现

近些年来,一些工程对于快速傅里叶变换(FFT)的计算时间提出了更高的要求,现有的FFT实现方法已不能满足需求,从而制约了工程性能指标的提高。针对这个问题,提出了一种可并行处理FFT的二维算法以及其改进方法,并利用现场可编程门阵列(FPGA)加以实现。仿真和试验结果表明,该方法准确可靠,易于硬件实现,运算速度快,大大减小了计算FFT的时间,满足了工程需要。

多处理器操作系统的性能分析

个人计算机近期最主要的发展之一是使用多处理器以提高计算能力。为了分析个人计算机额外处理器所获得的性能,研究操作系统性能与计算机体系结构的相关性,我们用功能模块设计了一个双处理器计算机系统,采用修改过的快速傅立叶算法验证加强计算的能力。Windows NT4.0版本和Linux2.0版本采用双处理器系统运行快速傅立叶算法,无需线程技术,使第二个处理器产生的性能得到了确认。文章探讨了这方面的细节问题。