基于并行NCO的宽带数字下变频器

为了解决当前数字下变频器对硬件处理速度要求过高的问题,设计了一种基于并行NCO的宽带数字下变频器,将并行处理与多相滤波相结合,可以大大降低对处理速度的要求,有效解决数字信号处理的瓶颈问题。仿真结果表明,该宽带数字下变频器成功实现了对数字中频信号的下变频、滤波抽取等功能,输出结果正确,可实现宽带接收处理。

高速全数字解调器的并行码元同步设计

针对高速和宽码速率的要求,在Gardner算法的基础上设计了并行码元同步模块。该模块可以满足960MHz中频采样的全数字解调器要求,适应码速率40Mbps-320Mbps,并通过了仿真验证。

基于FPGA的高速DUC设计与高效实现

提出了一种基于FPGA实现高速数字上变频(DUC)的方法。该方法采用一种新的多相内插滤波器的高效实现结构,利用多相内插滤波器中各分支滤波器间系数的特点,使多相内插滤波器消耗的乘法器数量减少一半;并采用一种并行结构的数控振荡器(NCO),可产生高数据率的上变频本振信号。利用该方法为某雷达中频回波模拟器设计了DUC模块,其输出数字中频信号的数据率可达1.2 Gsample/s,只消耗了少量资源,满足项目需求。

基于FPGA的高速数字下变频系统设计

基于FPGA设计了一高速数字下变频系统,在设计中利用并行NCO和多相滤波相结合的方法有效的降低了数据的速率,以适合数字信号处理器件的工作频率。为了进一步提高系统的整体运行速度,在设计中大量的使用了FPGA中的硬核资源DSP48。Xilinx ISE14.4分析报告显示,电路工作速度可达360MHz。最后给出了在Matlab和ModelSim中仿真的结果,验证了各个模块以及整个系统的正确性。

高速并行数字重采样控制算法研究

针对高速宽带中频系统对并行数字重采样的应用需求,研究了一种并行NCO溢出机制控制算法,它基于对符号位判决的原理,可快捷地提供准确插值位置及溢出使能控制.基于该并行控制算法,借助经典的插值滤波器方法,还设计并实现了一种适合高速系统应用的并行数字重采样结构,仿真分析表明了并行NCO控制算法所具有的良好性能,通用数字逻辑硬件的应用测试也证明了该算法良好的移植性能.

基于FPGA的全数字高速跳频信号发生器设计

为了提高跳频信号的频率,改善频率分量的杂散,提出了一种基于FPGA的全数字高速跳频频率合成器的设计方法。基于数字控制振荡器技术(NCO)和并行架构的思路确定8路并行NCO;借助低电压差分信号(LVDS)技术,将各路NCO输出的全数字低速信号串行化为高速信号。实验结果表明,采用全数字设计方法,跳频信号的采样率可达到单路时钟的8倍;跳频带宽在300~550 MHz之间时,跳频频率杂波抑制优于60 dB。