ANALYSIS AND DESIGN OF THE STABLE PARALLEL PACKET SWITCH

This paper analyzes the Parallel Packet Switch(PPS) architecture and studies how to guarantee its performance. Firstly a model of Stable PPS (SPPS) is proposed. The constraints of traffic scheduling algorithms, the number of switching layers and internal speedup, for both bufferless and buffered SPPS architecture, are theoretically analyzed. Based on these results, an example of designing a scalable SPPS with 1.28T capacity is presented, and practical considerations on implementing the scheduling algorithm are discussed. Simulations are carried out to investigate the validity and delay performance of the SPPS architecture.

一种维序的基于组合输入输出排队的并行交换结构

提出一种按序排队(in-order queuing,简称IOQ)PPS体系结构,通过在分流控制器引入固定尺寸的缓冲区,实现负载在每个交换平面的均匀分配;中间层组合输入输出排队(combined input-and-output queuing,简称CIOQ)交换平面受控于中央调度器,在每个时间槽(timeslot),中央调度器将同一种匹配实施到每一个交换平面,称之为同步调度策略.可以证明,在该体系结构下,轮询(round robin)分派算法配合同步调度策略可以保证同一条流的信元按序从交换平面读出.进一步提出了严格最长队列优先同步调度算法,极大地减少了中央调度器需要维护的状态信息和信元重定序开销.与目前主流的PPS设计相比,IOQPPS(in-order queuing parallel packet switch)实现机制简单,易于硬件实现.模拟结果表明,IOQPPS具有最优的延迟性能.

高性能新型交换结构综述

目前基于单级交换结构(single-stage switch)集中式调度的路由器已经不能满足Internet网络流量、网络规模和上层应用的快速发展.近年来,旨在提高路由器可扩展性、吞吐率、QoS能力的高性能交换技术,成为路由器技术研究中的一大热点.文章从体系结构、调度策略、QoS特性三个方面对高性能交换结构研究进展进行了综述,以可扩展性、实现复杂度、延迟和吞吐率保证、负载均衡及报文乱序为主要衡量指标分析比较了每一类交换结构调度算法的性能,最后提出下一步的研究课题和思路.

线速路由器分组并行处理体系结构与性能分析

本文在分析路由器报文处理需求的基础上 ,探讨了报文多处理模块并行处理的体系结构 ,并以四个处理模块为例对分组处理时延做了定量分析和仿真。分析表明 ,当各模块处理能力总和与单处理模块结构处理能力相同时 ,多模块结构处理时延将大于单模块结构 ;当各模块处理能力总和大于单处理模块结构处理能力两倍时 ,系统处理的时延特性可得到明显改善 ,并且系统具有较好的可扩充性。

基于ASIC实现的高速可扩展并行IP路由查找算法

本文提出的IP路由查找算法基于ASIC实现 ,用多个Hash函数对不同长度的前缀进行映射并保存在不同的组相联存储器中 ,运用组相联存储器的特性很好地解决了Hash碰撞 ,并极大地减少了空间耗费 .查找时并行查找所有存储器以进行最长前缀匹配 ,可在一次访存时间内完成查表 ,而路由更新平均只需数次访存 .该算法在使用 10ns的存储器件时已可满足OC 76 8接口的线速转发要求 ,而且具有良好的可扩展性和并行性 ,可满足更大容量的路由表和更高速度网络单元的线速转发要求 .

高性能并行分组交换结构的研究

随着高速宽带通信网络的发展,网络设备的交换能力正成为制约现代网络发展的主要瓶颈之一。并行交换结构能够极大提升网络设备的交换能力,使网络设备拥有更高的交换容量和交换速率,以支持更多的网络业务。本文从交换结构模型的角度较深入的研究了高速路由器调度算法,并在基于参考交换结构和库存论原理对并行分组交换(PPS)结构稳定工作进行定义的基础上,分别分析了无输入缓存PPS和带输入缓存PPS稳定工作的充要条件。

高速路由器并行交换技术研究

提出一种基于低速输入缓存交叉开关的并行交换结构PSIQC(parallelswitchbasedoninput queuedcrossbars) ,该结构不但具有很好的性价比和可扩展性 ,而且易于实现 为解决PSIQC中负载均衡分配和报文不乱序这两个关键问题 ,还提出RRDS(roundrobinanddeterministicsequence)算法 ,该算法实现简单 ,能保证同一条流的报文顺序不变 ,而且没有增加额外的传输开销 模拟结果显示 ,RRDS算法能够将负载均匀地分配到各交叉开关 ,系统吞吐率和平均信元延时与相同容量的集中式交换开关基本相当 。

并行交换系统PSIQC的容错机制

PSIQC是一种可扩展、易实现的高速并行交换结构,RRDS调度算法解决了PSIQC负载均衡分配和报文不乱序两个关键问题。但是,RRDS算法没有容错能力。为此,本文提出缓冲区准入机制和局部序列号两种方法解决容错问题,并根据局部序列号原理改进了RRDS,提出了LS-RRDS算法。模拟结果显示,局部序列号和缓冲区准入相结合,保持了RRDS算法负载分配均匀、吞吐率高和保序等特点。

无输入缓存PPS结构稳定工作分析

在基于参考交换结构和库存论原理对并行分组交换 (PPS)结构稳定工作进行定义的基础上 ,分析了无输入缓存PPS稳定工作的充要条件 ,并给出稳定工作时业务分配的充要条件和PPS结构分层及加速比的最小值。

一种基于Credit的变长分组并行交换网络调度算法

该文提出了一种新的并行分组交换(PPS)网络调度算法。该算法通过在解复用器处采用以变长分组为业务分配单元的方式消除了信元的乱序问题;通过采用Credit机制进行业务分配,实现了业务到各个交换平面完全公平的分配;各个并行交换单元采用组合输入输出排队,降低了对缓存和交换平面的加速要求,同时可以充分利用现有单Crossbar网络调度算法的研究成果。文中证明了该算法对业务分配的公平性,对高速缓存的需求量以及整个网络的稳定性,仿真进一步证明了该算法具有良好性能。

基于帧的PPS交换机

分析了一种利用多个低速交换结构实现高速交换的新技术———PPS(并行分组交换机)的研究现状;提出了一种基于帧的PPS交换机结构,给出了交换调度算法的规则.理论分析证明,该交换结构和算法不仅能保证分组的最大时延,而且还能确保每数据流内各包的顺序.

T比特路由器中并行交换结构的实现方案

文章结合国家863项目T比特高性能路由器的研发,提出了用PS(并行交换)结构,利用多个G比特级交换结构来构架一个T比特级的交换网络。这样可以充分利用已掌握的成熟的G比特交换技术,同时也使该交换网络具备良好的可扩展性。

一种基于输入排队的并行交换结构

并行交换结构能够将多个G比特级的交换结构组建成T比特级(甚至更高级)的交换系统,从而极大提升网络设备的交换能力.本文基于输入排队提出一种只需要低速率缓存和支持包保序的新型并行交换结构VOIQ-PSA,对该交换结构的稳定性进行了理论分析,并通过仿真实验将VOIQ-PSA与目前已提出的其它并行交换结构在时延性能方面进行比较.实验结果表明,VOIQ-PSA交换结构的时延性能优于其它并行交换结构,并且非常适合高速网络环境。

基于无源光网络技术的智能变电站网络构建研究

针对智能变电站采用传统"三层两网"网络架构时存在的结构复杂、设备成本高,受间隔层设备隔离和过程层网络覆盖范围有限因素的制约,数据在间隔之间以及过程层直达站控层的传递不够灵活的问题,对变电站数据类型、网络构架以及组网设备等方面进行了研究,提出了一种采用无源光传感网络技术构建的"两层一网"的智能变电站架构。利用无源光纤网络(passive optical network,PON)组建了全站智能化网络,并采用分组交换、并行网络、逻辑GOOSE/SV/MMS子网等面向连接技术替代了现有面向对象的以太网构建技术,完成了全站网络的整合。变电站中任意两个设备通过统一网络可以直接实现通信,实现间隔层设备与过程层设备的整合。研究结果表明,"两层一网"的架构具有结构简单、组网设备少、抗干扰能力强、稳定性好的特点。

并行分组交换结构的分析与设计

论文在应用负载平衡条件对并行分组交换(PPS-parallelpacketswitch)结构稳定性进行定义的基础上,分析PPS结构业务分配算法的约束条件以及PPS分层和内部加速比的选取范围,根据分析结果给出一种PPS结构的设计步骤,为PPS结构的实现提供了理论基础。

智能变电站网络构建中无源光网络技术的应用

本文在智能变电站数据业务分析的基础上,通过EPON组建全站无源光网络,简化变电站网络结构为"两层一网",提升网络的综合业务接入与处理能力,降低网络建设成本。

40Gb/s至8路5Gb/s全光串并转换实验研究

提出了一种新型的40 Gb/s全光串并转换(AOSPC)的实现方案,该系统主要由波分/时分脉冲光源的产生与顺序多波长变换两个部分构成。实现了信道波长数目和重复频率可调的波时分脉冲光源;分析了基于单个半导体光放大器(SOA)中的交叉相位调制效应(XPM)实现顺序多波长变换的原理,并在此基础上采用顺序多波长变换技术实现了将40 Gb/s的串行输入光信号转换为8路5 Gb/s的并行输出信号。该技术可将高速率的光信号转换成为多路低速率信号,进而可以使用现有的电子器件对信号进行处理,为下一步的光分组交换中的报头处理技术和光随机存取存储器(RAM)的研究提供了一种可行的思路。

基于微环谐振器的光分组头串并转换研究

提出了一种基于微环谐振器的光分组头串并转换方法。采用环层叠和多级级联结构设计微环谐振器，在正弦控制电压的作用下产生一个较窄的开关窗口，实现光分组头的串并转换。采用时域有限差分法分析了系统的性能。研究结果显示开关窗口宽度、消光比和插入损耗分别优于14．9ps、36．4dB和1dB，可实现160～40Gbit／s和40～10Gbit／s的光分组头串并转换。

基于FPGA的比特并行DWDM光动态包交换系统

设计了一种全新的光路由器。采用单独的100 Mb/s的低速控制通道用来交换承载于波带(比特并行机制)带宽速率为80 Gb/s的包,这种基于现场可编程门阵列(FPGA)实现的机制使得宽带交换可以应用在具备低时延、低成本特点的本地网(LAN)中,商用化的FPGA用于驱动带宽的Mach-Zehnder干涉仪(MZI)和半导体光放大器(SOA)交换机。详细描述了为控制通道和数据通道设计的2种不同的时钟数据恢复模块(CDR)系统及其相关测试分析。对控制通道所有8个通道进行测试表明,在需要路由选址的情况下,测试结果稳定,且没有误码,和噪音层面出现。对于1 552.6 nm数据通道进行的背靠背和需要路由选址情况下,通过对MZI光交叉和SOA光交叉测量,得到额外的因为路由操作而导致的2.3 dB功率代价。