全定制电路功能模型提取的若干新算法

开发了一个全定制电路功能模型自动提取工具——TranSpirit,并提出了一些关键算法.其中,串并压缩算法解决了存在辅助预充管或者分叉结构情况下串并压缩不彻底的问题;动态电路提取算法只需要对上拉网络和下拉网络的逻辑进行分析,就可以准确地提取动态电路的类型和结构信息.此外,提出了一种通用的三态门分析算法,可以处理各种复杂的三态门结构.采用逐级推进的方法,实现了一种更为高效的传输管电路分析算法.实验结果表明,TranSpirit可以处理微处理器设计中的各种常用电路,具有很高的模型提取速度.

采用三相电源的互补传输管绝热逻辑电路(英文)

提出了一种由三相电源驱动的新绝热逻辑电路—— complementary pass- transistor adiabatic logic (CPAL ) .电路由 CPL电路完成相应的逻辑运算 ,由互补传输门对输出负载进行绝热驱动 ,电路的整体功耗较小 .指出选取合适的输出驱动管的器件尺寸可进一步减小 CPAL电路的总能耗 .设计了仅由一个电感和简单控制电路组成的三相功率时钟产生电路 .为了验证提出的 CPAL电路和时钟产生电路 ,设计了 8bit全加器进行模拟试验 .采用 MO-SIS的 0 .2 5μm CMOS工艺 ,在 5 0～ 2 0 0 MHz频率范围内 ,CPAL全加器的功耗仅为 PFAL电路和 2 N - 2 N2 P电路的 5 0 %和 35 % .

低功耗互补传输门绝热逻辑和时序电路的设计

研究了采用二相非交叠功率时钟的绝热触发器及时序电路的设计,介绍了采用二相无交叠功率时钟的互补传输门绝热逻辑(CPAL)电路,并分析了其工作原理.该电路利用nMOS管自举原理对负载进行全绝热驱动,从而减小了电路整体功耗,且CPAL能耗几乎与工作频率无关.提出了性能良好的低功耗绝热D、T和JK触发器,并与其他几种绝热触发器进行功耗比较,给出了绝热时序电路的一般设计方法,并作为实例采用应用绝热D触发器设计了十进制计数器.SPICE程序模拟表明:设计的电路具有正确的逻辑功能及低功耗的优点.

应用于多值逻辑的双传输管逻辑网络综合

为实现静态电压型多值逻辑电路,提出了一种采用双传管逻辑(DPL)结构的设计方案及综合方法.在该设计方案中,文字运算电路也是采用普通MOS管来实现,而无需对阈值作任何的调整.通过建立描述双传输管开关状态与信号之间相互作用关系的传输运算表示式,实现了对电路的有效综合.对三值单变量函数电路、三值与/与非门、或/或非门、三值模3乘法器和三值T门的设计结果,验证了所提出方法的有效性.在此基础上总结出了采用DPL设计三值电路的反演法则和对偶法则,使用这些法则可在不改变电路结构的基础上方便地得到相应的补函数和对偶函数电路,从而增强电路的功能.所提出的设计方法和法则可用于对三值复杂函数的综合.

一种新的低功耗CMOS三值电路设计

提出一种新的静态电压型CMOS三值电路设计方案。该方案具有电路结构规则,输入信号负载对称等特点,是一种具有互补输入—输出的双轨三值逻辑电路。由于电路中同时采用pMOS和nMOS两种传输管,从而保证了输出信号具有完整的逻辑摆幅和高噪声容限。尤为重要的是该设计方案是基于标准CMOS工艺而无需修改阈值电压,且结构较简单。采用0.25μmCMOS工艺参数及3V电源的计算机模拟结果同时表明所提出的电路设计具有高速及低功耗的特点。

三值双传输管电路的通用综合方法(英文)

提出采用双传管逻辑设计三值电路的方法,对每个MOS管的逻辑功能均采用传输运算予以表示以实现有效综合.建立了三值双传输管电路的反演法则和对偶法则.新提出的三值双传输管逻辑电路具有完全基于标准CMOS工艺,无需对MOS管作任何阈值调整,结构简单、规则,输入信号负载对称性好,逻辑摆幅完整以及无直流功耗等特点.采用TSMC0.25μm工艺参数和最高电压为3V的HSPICE模拟结果验证了所提出综合方法的正确性.

用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器

本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通过控制逻辑模块关闭不必要的运算模块的操作来减小整个电路功耗。另外 ,在电路设计中大量使用传输管逻辑 ,提高速度并降低整个电路的面积和功耗。加法器的运算时间是 3 .986

基于差分传输管预充电逻辑的功耗恒定性电路改进设计

通过分析差分传输管预充电逻辑(DP2L)的电路结构,发现该电路还无法达到完全的功耗恒定特性,仍然存在被功耗攻击的风险。针对该问题,该文对DP2L的电路结构进行改进,并用Hspice对改进前后的电路进行模拟仿真测试。实验表明:改进后的DP2L电路结构具有更好的功耗恒定特性,更能满足该逻辑电路的设计要求。

低功耗异或同或电路的设计研究

提出了2种传输管实现的新型低功耗异或门结构,UPPL(UnsymmetricalPushPullPassTransistorLogic)结构和CPPL(ComplementaryPushPullPassTransistorLogic)结构,两者均为非互补输入,互补输出,都能够同时产生异或和同或信号,且输出为全摆幅电压。对新结构在0.18μm工艺1.8V电压下进行了hspice仿真,与已有同类电路在速度、功耗和功耗延迟乘积方面进行了比较。UPPL结构和CPPL结构与2003年MohamedElgamel提出的最新设计相比,空负载时,功耗延迟乘积项分别有61.0%和58.4%的降低;扇出为3时,分别有25.3%和45.3%的降低。

FPGA芯片中的交叉开关设计

作为一种可重复使用的器件,现场可编程门阵列(FPGA)受到越来越多的关注,它以面积为代价换取使用的灵活性。在FPGA芯片的设计中,通过分析交叉开关结构的特点,将传输管逻辑应用于其中。采用这种传输管结构的交叉开关,大大降低了芯片实现所需的晶体管数目,减小了芯片的版图面积,从而提高了FPGA芯片的面积效能。

16×16位高速低功耗并行乘法器的实现

基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。