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基于path RTL的弱硬实时系统
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作者 朱旭东 常会友 衣杨 《小型微型计算机系统》 CSCD 北大核心 2012年第8期1862-1867,共6页
弱硬实时系统是实时系统中的一个重要研究领域.经典弱硬实时系统以任务流中任务满足或错过的个数来约束系统性能,存在着无法准确表达系统实时特性的不足,以及弱硬实时的可靠性无法证明的缺陷.通过提出弹性截止期的概念,定义基于path RT... 弱硬实时系统是实时系统中的一个重要研究领域.经典弱硬实时系统以任务流中任务满足或错过的个数来约束系统性能,存在着无法准确表达系统实时特性的不足,以及弱硬实时的可靠性无法证明的缺陷.通过提出弹性截止期的概念,定义基于path RTL的弱硬实时系统,有效解决了经典弱硬实时系统可靠性无法证明的难题;实现了弱硬实时系统的约束由时间特性来表达的目标;对于新兴出现的弱硬实时应用提供了完整的解决方案;同时也对经典弱硬实时系统提出了规约算法,以充分利用经典弱硬实时系统在约束规范、调度算法等方面已有研究成果.通过比较,path RTL弱硬实时系统在系统完整性、系统可靠性和应用领域等方面,比经典弱硬实时系统具有优势. 展开更多
关键词 弱硬实时系统 path rtl 弹性截止期 规约
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A DFT Method for Single-Control Testability of RTL Data Paths for BIST
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作者 Toshimitsu Masuzawa Minoru lzutsu +1 位作者 Hiroki Wada Hideo Fujiwara 《湖南大学学报(自然科学版)》 EI CAS CSCD 2000年第S2期52-60,共9页
This paper presents a new BIST method for RTL data paths based on single-control testability, a new concept of testability. The BIST method adopts hierarchical test. Test pattern generators are placed only on primary ... This paper presents a new BIST method for RTL data paths based on single-control testability, a new concept of testability. The BIST method adopts hierarchical test. Test pattern generators are placed only on primary inputs and test patterns are propagated to and fed into each module. Test responses are similarly propagated to response analyzers placed only on primary outputs. For the propagation of test patterns and test responses paths existing in the data path are utilized. The DFT method for the single-control testability is also proposed. The advantages of the proposed method are high fault coverage (for single Stuck-at faults), low hardware overhead and capability of at-speed test. Moreover, test patterns generated by test pattern generators can be fed into each module at consecutive system clocks, and thus, the BIST can also detect some faults of other fault models (e.g., transition faults and delay faults) that require consecutive application of test patterns at speed of system clock. 展开更多
关键词 built-in self-test design for testability rtl data path hierarchical test
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RTL电路的时序优化设计
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作者 杨波 高德远 《小型微型计算机系统》 CSCD 北大核心 2001年第9期1150-1152,共3页
时序设计是数字系统性能的关键 ,在高层设计方法中对时序的控制进一步抽象 ,我们在介绍电路时钟和时序的基础上分析了 RTL 电路的时序模型 ,该模型讨论了 RTL 电路的时延路径、建立保持时间以及系统正常工作的条件 ,并据此提出了相应的... 时序设计是数字系统性能的关键 ,在高层设计方法中对时序的控制进一步抽象 ,我们在介绍电路时钟和时序的基础上分析了 RTL 电路的时序模型 ,该模型讨论了 RTL 电路的时延路径、建立保持时间以及系统正常工作的条件 ,并据此提出了相应的设计策略 。 展开更多
关键词 rtl电路 时序 优化设计 专用集成电路
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功耗限制下RTL数据通路非扫描BIST方法的延时分析
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作者 尤志强 张大方 《计算技术与自动化》 2006年第3期54-57,共4页
可测性设计(DFT)方法广泛应用于数字电路测试中.通过添加测试硬件,用来降低测试的复杂性。但添加测试硬件后,往往会引起电路的延时变大,从而降低电路的性能,甚至引起延时故障。针对寄存器传输级(RTL)数据通路,文献[1]提出了两种功耗限... 可测性设计(DFT)方法广泛应用于数字电路测试中.通过添加测试硬件,用来降低测试的复杂性。但添加测试硬件后,往往会引起电路的延时变大,从而降低电路的性能,甚至引起延时故障。针对寄存器传输级(RTL)数据通路,文献[1]提出了两种功耗限制下非扫描内建自测试(BIST)方法。跟以前的方法相比较,这两个方法取得较短的测试应用时间和较低的测试硬件开销。本文对这两个方法对电路延时的影响进行分析。实验结果表明,在保持同样的测试应用时间和测试硬件开销的前提下,电路的延时有稍微增加。 展开更多
关键词 可测性设计 rtl数据通路 内建自测试 延时开销 低功耗测试
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SoC芯片中关键路径的优化方法研究 被引量:1
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作者 李黎 付宇卓 汪宁 《微电子学与计算机》 CSCD 北大核心 2006年第4期141-145,共5页
文章对SoC系统综合时关键路径的处理方法进行了研究,从多路器电路、状态机电路以及算术单元电路三个角度,分析各种实现方式的利弊,提出了在满足系统性能的要求下进行代码设计优化的指导原则和方法,并且用DesignCompiler进行综合并分析... 文章对SoC系统综合时关键路径的处理方法进行了研究,从多路器电路、状态机电路以及算术单元电路三个角度,分析各种实现方式的利弊,提出了在满足系统性能的要求下进行代码设计优化的指导原则和方法,并且用DesignCompiler进行综合并分析其结果。 展开更多
关键词 SOC 综合 rtl优化 关键路径
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数据通路的并发差错检测技术
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作者 杨东虎 印杰 《电子质量》 2009年第12期17-20,共4页
随着芯片密度的不断增加和对可靠性要求的不断提高,嵌入式系统的容错设计越来越受到关注。直接的复制比较策略将导致大量的硬件开销,而实现故障保险的数据通路可以增加硬件的共享。文章对近年来数据通路的RTL级的并发差错检测技术进行... 随着芯片密度的不断增加和对可靠性要求的不断提高,嵌入式系统的容错设计越来越受到关注。直接的复制比较策略将导致大量的硬件开销,而实现故障保险的数据通路可以增加硬件的共享。文章对近年来数据通路的RTL级的并发差错检测技术进行了分析和比较;研究结果表明,故障保险的方法和内省方法应该是优先考虑的并发差错检测方法,而半并发差错检测方法和算法级重计算方法主要应用于对硬件要求严格,而对时间和差错检测能力要求较低的时候。 展开更多
关键词 数据通路 高层综合 容错 并发差错检测 寄存器传输级
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