三相电压不平衡下DDSRF-PLL与DSOGI-PLL的锁相误差检测与补偿方法

由于高渗透的分布式电源、多样化的负荷类型以及电网故障等因素,并网点三相电压不仅存在幅值不平衡,而且会出现相位不平衡现象。这种情况下,广泛应用的解耦双同步坐标系锁相环(DDSRF-PLL)和双二阶广义积分器锁相环(DSOGI-PLL)无法获得精确的同步信息。为此,该文在论证这两种锁相环具有理论等价性的基础上,阐释三相电压不平衡与锁相误差的内在关系,进而提出一种锁相误差的补偿方法,实现幅值和相位不平衡下的准确锁相。所提方法仅需对电压采样值进行简单计算即可获得不平衡相位和锁相误差,实现开环相位补偿,无需修改原有锁相结构,具有良好的拓展性。最后,通过仿真和实验验证了所提方法的有效性。

基于CCSFF-FPLL的PMSM位置估算误差抑制

在基于滑模观测器的无位置传感器控制系统中,低通滤波器的使用会使反电动势产生相位延迟,在加减速工况下锁相环位置估计的动态性能较差,二者都会造成较大的位置估算误差。针对这两个问题,该文提出了一种基于CCSFF-FPLL的转子位置估算方法。该方法采用复系数同步频率滤波器(CCSFF)对反电动势进行滤波,利用其在中心频率处没有相位延迟和幅值衰减的特性来实现反电动势的准确提取;同时在传统锁相环的基础上增加了转速前馈的路径,设计了一种前馈锁相环(FPLL)来提取反电动势中的位置信息。仿真与实验结果表明,该文所提的方法能够有效抑制转子位置的估算误差,提高估算精度。

基于DDS+PLL的频率合成方法研究

针对传统的PLL在小数分频时引起的边界杂散问题,采用DDS作为PLL的参考时钟,通过动态调整DDS的输出频率及PLL的整数分频比,使PLL在整数分频模式下仍具有小步进的合成频率精度。经过理论分析和实测实验验证了方案的可行性,实测实验表明,采用DDS+PLL方案合成频率可以有效解决整数边界杂散,并实现了最大9.31 Hz的频率步进精度。

计及风电PSS与PLL耦合对功角振荡影响的DFIG控制参数协调优化

双馈感应发电机(doubly fed induction generator,DFIG)装设电力系统稳定器(power system stabilizer,PSS),有助于抑制同步发电机间功角振荡,但抑制效果受DFIG锁相环(phase-locked loop,PLL)跟踪误差影响。考虑PSS与PLL耦合特性对功角振荡的影响,提出改善振荡抑制效果的DFIG控制参数协调优化算法。首先基于DFIG有功控制的分解等效结构绘制DFIG-PSS与锁相误差的耦合路径,提出耦合特性解析表达。然后建立耦合解析表达对控制参数的轨迹灵敏度向量,以向量2-范数之比定义耦合强度,量化耦合特性对功角振荡的影响程度。最后基于耦合强度指标,提出带有PLL参数动态不等式约束的多步优化模型,以协调DFIG控制参数取值,提高并网系统对功角振荡的抑制效果。仿真结果证实了耦合特性对功角振荡的影响,验证了所提协调优化算法的有效性。

一种对小数N分频PLL的自抖动和时钟优化方法

提出了一种针对小数频率综合器的自抖动和时钟优化方法,该方法可以降低ΔΣ小数N分频锁相环(Phase Locked Loop,PLL)分数杂散,降低其带内相位噪声。小数ΔΣ调制器是一种有限状态机,其输出信号具有不可避免的周期性。因此,需要添加抖动序列以破坏周期性循环。设计了一种自抖动方法,该方法不需要通过外部电路来生成抖动。为了减少PLL的非线性对量化噪声的频谱搬移,利用高频时钟同步技术改善PFD量化效果。整个ΔΣ小数N分频PLL均采用了SMIC 0.18μm的CMOS工艺设计。仿真结果显示,设计的频率综合器覆盖了1.5~2.1 GHz的调节范围,在100 kHz偏移下的相位噪声小于-95 dBc/Hz,在1 MHz偏移下的噪声小于-110 dBc/Hz。在1.8 V的电源电压下,功耗仅为14.4 mW。

基于改进PLL的永磁同步电机ASMO无传感器控制

永磁同步电机无位置传感器控制采用传统滑模观测器法来获取转子位置,由于滑模抖振严重、估计反电势中含有低次谐波干扰及传统锁相环在电机反转时有位置误差等因素,影响转子位置估计精度。通过设计自适应滑模观测器和改进锁相环来解决上述问题。首先采用非奇异快速终端滑模面及改进指数趋近律来降低滑模抖振。其次对传统锁相环鉴相器进行改进并在环路滤波器中引入二阶广义积分器,不仅使电机正反转时能准确提取转子位置信息,还能滤除估计反电势中的低次谐波。仿真结果表明所设计的算法能减小滑模抖振、降低位置跟踪延迟时间及提高位置观测精度。

基于DSOGI-PLL的VSG双机并联系统功率分配控制策略

针对多虚拟同步发电机VSG(virtual synchronous generator)并联运行条件下受扰容易引发功率振荡和频率稳定性降低的问题,提出了一种双二阶广义积分器锁相环DSOGI-PLL(dual-second order generalized integrator phase-locked loop)技术的改进型VSG控制策略。分析了不同工况下VSG双机并联系统对公共耦合点负载增量的分配情况,分析了关键参数对各机组供电容量分配的影响。通过在功频控制器中引入积分环节来实现电力系统频率的二次调节,并采用DSOGI-PLL技术减少VSG输出电能在基频处的扰动,从而抑制多VSG并联运行时受扰的功率振荡程度。仿真结果表明,相比于传统控制策略,该方案能有效减少VSG输出电能在基频附近的扰动,减小了功率振荡,提高了并联运行条件下的输出电能质量,实现了各机组之间能量的合理分配,验证了所提控制策略在并离网模式下的适用性。

形态滤波器结合DSOGI-PLL电压暂降检测法

电压暂降的快速检测是备用电源迅速投入电网的前提。为此,提出一种适用于备用电源无缝切换工作特性的电压暂降检测算法,以形态滤波器中的自适应复合形态滤波器对电压信号进行滤波,将滤波后的信号经过双二阶广义积分器锁相环处理实现三相不平衡电压的正、负序解耦,从而完成电压暂降的快速检测。仿真结果表明,检测时间小于6 ms,收敛性好,满足了速度性与实时性的要求。检测方法在并网和备用电源等方面有较大应用价值。

带有振幅闭环控制的PLL和CCPLL的系统综合

本文综合出一种能够分离并解调共道AM/FM信号的系统。导出了单个AM/FM的MAP估计方程,在此基础上构造了带有幅度闭环控制的锁相环路,并给出环路的数学模型。然后推广到双路共道AM/FM信号,得出带有幅度闭环控制的交叉耦合锁相环路及其数学模型。

电网电压不平衡的风力发电并网PLL研究

论述了风力发电并网的PLL技术,基于传统PI-PLL技术基础上,以双同步旋转坐标系建立电网电压不平衡的数学模型。采用正负序2 w陷波器的锁相环,仿真验证不能够完全消除2 w脉动,且会有低次谐波存在;因此,提出了一种改进的解耦DDSRF-PLL模型,基于串联陷波器的DDSRF-PLL算法,Matlab/Simulink实验表明,串联陷波器的DDSRF-PLL能够比较快速,且精确锁定相角。

基于SOGI-PLL载波移相的机车谐波抑制技术

为了抑制机车四象限脉冲整流器在网侧产生的高频谐波,防止车网发生高次谐波共振,提出一种基于二阶广义积分器锁相环SOGI-PLL(second-order generalized integral phase-locked loop)载波移相控制策略。将锁相环输出的电网相位作为同步基准信号,针对网压频率异常波动,快速同步校正PWM载波周期,保证了各单元之间移相角的准确性,获得最优谐波对消效果。同时,该策略对电网谐波和幅值异常跳变不敏感,具有良好的抗干扰性和自适应性。最后通过半实物仿真和地面联调试验,验证了该策略的可行性和对谐波抑制的有效性。

基于IHF-PLL^(3)rd的混合式步进电机主动式阻尼控制

混合式步进电机本身阻尼极小,在实际运行过程中经常会发生振荡过大、甚至失步的问题。为提高步进电机的控制品质,提出一种基于三阶锁相环(third-orderphaselocked loop,PLL^(3)rd)-积分谐波滤波器(integral harmonic filter,IHF)的步进电机主动式阻尼控制方法。首先,主动式阻尼控制是利用同步d-q坐标系调节定子电流,其中控制id恒定为额定电流,调节iq生成瞬时转矩以抑制振荡。其次,为实现转速闭环达到增加电机阻尼的目的,提出一种PLL^(3)rd与IHF相结合的转速观测方法。其中,PLL^(3)rd可消除电机加减速过程中的稳态误差,而IHF可以有效滤除电机反电势中的高次谐波分量,该方法解决了传统微步控制中只减小了振荡幅度但是没有改变控制系统阻尼大小的问题。最后,通过实验验证所提方案的有效性。

FPGA片内PLL电磁抗扰度的热应力效应测试分析

针对集成电路(IC)在复杂物理环境中的电磁抗扰度漂移问题,研究了环境热应力对基于供电网络传导耦合的现场可编程逻辑门阵列(FPGA)内嵌锁相环(PLL)电路电磁抗扰度的影响。分析典型FPGA片内PLL的功能原理及电磁干扰机理;将环境热应力干扰因素引入PLL电磁抗扰度测试研究中,设计基于电磁干扰直接功率注入(DPI)与热应力耦合的抗扰度测试平台;测试分析了在20~110℃热应力范围内,电磁干扰分别通过1.2 V、2.5 V和IC地电源网络注入片内PLL时,其电磁抗扰度特性变化。结果表明,当片内PLL功能单元受到不同注入路径的电磁干扰时,其在不同频段的电磁抗扰度变化趋势基本一致;考虑热应力因素影响时,片内PLL的电磁抗扰度特性会发生明显漂移,且当锁相环的2.5 V工作电压受到电磁-热复合应力干扰时,PLL的电磁抗扰度最弱,热应力干扰因素加剧了其抗扰度的漂移。

超顺磁性氧化铁(SPIO)与多聚赖氨酸(PLL)纳米粒的制备、结构验证及其空间结构表征

目的 探讨葡聚糖修饰的超顺磁性氧化铁（super-paramagnetic iron oxide,SPIO）与多聚赖氨酸（polylysine,PLL）纳米粒的制备及其结构验证和空间结构表征。方法 在共沉淀法制备葡聚糖修饰的SPIO基础上,加入PLL制备出一种新的SPIO-PLL纳米粒,利用粒度电位分析仪、透射电镜（transmission electron microscopy,TEM）对SPIO-PLL的粒径、电位、形貌学进行检测;高效液相凝胶色谱法（gel permeation chromatography,GPC）、红外光谱（fourier transform infrared spectroscopy,FTIR）及核磁共振氢谱法（1HNMR）对SPIOPLL连接成功与否进行验证;高精度的原子力显微镜（atomic force microscope,AFM）对SPIO-PLL的结构、形态及连接状态进行空间结构表征。结果 粒度电位分析和TEM结果显示SPIO-PLL的平均粒径为7.37 nm,平均电位为13.6 mV;GPC、FTIR及1HNMR结果显示SPIO及PLL之间已经成功连接;高精度AFM清楚显示出SPIO与PLL之间以亚胺键形式稳定相连。 结论 成功制备出一种性质稳定、粒径较小的新型SPIO-PLL纳米粒,这将对随后的肿瘤特异性探针制备奠定一定的基础。

DDS频率合成器杂散的PLL抑制

DDS频率合成器由于其固有的数字特征,使得输出信号中存在大量的杂散,杂散的抑制一般通过输出端的低通或带通滤波器来进行,但效果较差。PLL具有良好的窄带和跟踪特性,文中提出了基于PLL的窄带滤波器杂散抑制方法。利用ALTERA公司Dspbuilder工具箱实现的DDS进行仿真,通过输出信噪比的比较,验证了该法的正确性。

基于PLL载频跟踪的电容式叶尖间隙测量技术

针对电容调频式叶尖间隙测量中存在的杂散电容问题和叶尖间隙信号的在线检测需求,设计了基于锁相环(PLL)载频跟踪的测量方案.方案中PLL无差载频跟踪环路能够有效地抑制杂散电容造成的缓慢载频漂移;选择1,MHz的中频频率将信号带宽提高到200,kHz,并设计了峰值采集控制时序以提高系统测量效率;理论推导出并用实验数据验证了信号的非线性模型.模拟实验结果表明,测量系统灵敏度高,具备了高速在线检测能力.

公司专利战略的PLL框架模型

分析了公司战略、业务战略以及技术战略的基本问题,并讨论其与专利战略的联系,结合专利战略包含的专利获取、许可及诉讼三类主要战略活动,构建了一个专利战略的PLL(Patenting,Licensing,Litigation)框架模型,用于指导企业的专利战略制定实践.

基于DDS+PLL技术频率合成器的设计与实现

本文介绍了DDS+PLL方式实现频率合成的基本原理和技术优势。根据GSM-1900系统对频率源的要求,提出了一种基于DDS+PLL结构频率合成器的硬件电路设计方案。借助于EDA仿真软件ADS、ADISimPLL完成了频率合成器中关键模块参数的确定,并对系统性能进行了仿真分析,最后运用AD9851、ADF4113等芯片完成了频率合成器的硬件实现,测量结果表明该频率合成器达到了设计指标,系统性能良好。

900 MHz DDS/PLL在矿井无线通信系统中的应用

矿井无线通信的一个发展方向是以甚高频为主的矿井无线通信。在甚高频系统中 ,射频的的频率合成器部分采用DDS/PLL技术。DDS/PLL可实现频率范围宽、频率转换速度快、频率分辨力高。

一种基于DDS和PLL技术本振源的设计与实现

现代频率合成技术正朝着高性能、小型化的方向发展,应用最为广泛的是直接数字式频率合成器(DDS)和锁相式频率合成器(PLL)。介绍直接数字频率合成器和锁相环频率合成器的基本原理,简述用直接数字频率合成器(AD9954)和锁相环频率合成器(ADF4112)所设计的本振源的实现方案,重点阐述了系统的硬件实现,包括系统原理、主要电路单元设计等,并且对系统的相位噪声和杂散性能做了简要分析,最后给出了系统测试结果。