基于CORDIC算法的QDDS设计及其FPGA实现

设计了一种基于CORDIC算法的正交输出直接数学频率合成器(QDDS),并在ALTERA FLEX10K 系列FPGA上予以实现.该结构包括流水线32位相位累加器和16位CORDIC旋转器.系统的时钟频率20M Hz,频率切换器时为一个时钟,建立时间为20个时钟,频率为0.004 656 Hz,输出信号的频率为DC到8M Hz.

基于改进CORDIC算法的QDDS的FPGA实现及精度分析

分析了DDS原理、CORDIC原理及其一种改进方法,设计了基于改进CORDIC算法的流水线QDDS系统,在Altera公司的ACEX1K—EP1K50TC144-1芯片上予以实现,通过对数据的频谱分析验证了系统工作性能。系统输入频率控制字32位,输出幅度位数16位,最高工作频率83.33 MHz,频率转换时间440 ns,频率分辨率0.0196 Hz,杂散指标-114 dB。

基于CORDIC算法的QDDS信号发生器设计

文章提出了一种采用CORDIC算法实现QDDS信号发生器的设计方法;设计采用VHDL语言描述硬件电路和CycloneⅡ系列FPGA开发平台实现,通过Synplify Pro进行优化综合和Modelsim SE验证。设计结果表明采用CORDIC算法设计的QDDS信号发生器具有运算速度高、电路规模小的特点,优于常用的查表法结构设计的信号发生器。