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在TMS320VC54x DSP上实现DIT实序列基2FFT的两种方法
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作者 魏礼俊 胡毅 《仪器仪表学报》 EI CAS CSCD 北大核心 2005年第z1期741-743,747,共4页
简要地探讨了按时间抽取(DIT)实序列基2(Radix-2)FFT运算的原理,以及在TI公司的TMS320C54x定点DSP上以汇编语言实现之的两种方法,并对定点DSP实现FFT运算的不足之处作出了说明。
关键词 按时间抽取(DIT) 2(radix-2)fft 定点DSP
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宽带自适应OFDM系统中可伸缩FFT处理器的设计和实现 被引量:1
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作者 余辉 张朝阳 《电路与系统学报》 CSCD 北大核心 2006年第1期71-75,80,共6页
基于Radix-22 SDF(single-path delay feedback)的蝶形运算结构设计了一个级数在64、256、1024、2048之间可选的可伸缩FFT(Scaleable FFT)处理器,以较少的硬件规模满足了宽带自适应正交频分复用(OFDM)传输系统子载波数目可变、数据流量... 基于Radix-22 SDF(single-path delay feedback)的蝶形运算结构设计了一个级数在64、256、1024、2048之间可选的可伸缩FFT(Scaleable FFT)处理器,以较少的硬件规模满足了宽带自适应正交频分复用(OFDM)传输系统子载波数目可变、数据流量高、低处理延迟、设置灵活的处理要求。文中还针对输入OFDM信号的波形分布特性,仿真分析了该FFT处理器在采用不同的中间处理字长和旋转因子量化字长时其输出信噪比和所占用逻辑单元数目的变化,并据此合理选择了实现参数,在性能提高的同时有效减少了其硬件规模。 展开更多
关键词 OFDM fft radix-2^2 SDF 可伸缩
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点数可配置FFT处理器ASIC设计
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作者 孔令甲 《电子技术与软件工程》 2022年第9期86-89,共4页
本文提出了一种利用Radix-2;FFT算法实现的可配置点数的FFT处理器硬件实现结构。Radix-2;FFT算法最后一级碟形运算单元可以选择碟形1或者碟形1/碟形2,从而可以完成任意2n点FFT运算。据此提出可配置点数的FFT硬件结构,采用串行流水线单... 本文提出了一种利用Radix-2;FFT算法实现的可配置点数的FFT处理器硬件实现结构。Radix-2;FFT算法最后一级碟形运算单元可以选择碟形1或者碟形1/碟形2,从而可以完成任意2n点FFT运算。据此提出可配置点数的FFT硬件结构,采用串行流水线单路延时置换结构,完成2048~256序列点数的可配置FFT处理器ASIC设计。芯片测试结果验证了基于Radix-2;算法的可配置点数FFT硬件结构可以完成4096~256点数频谱分析,4096点FFT计算时间少于90.02us,运算精度SQNR可以达到50.65dB,满足运用需求。 展开更多
关键词 fft radix-2 算法 ASIC SQNR
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Nios II处理器在数字信号处理中的应用 被引量:3
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作者 赵佩丽 李小珉 卞小林 《电气电子教学学报》 2007年第6期47-48,53,共3页
本文介绍了一种基于嵌入式软核处理器Nios II实现FFT算法的方法;分析了新一代Nios II内核处理器的特点,并从硬件和软件两个方面来论述Nios II系统设计的开发流程;最后,分析了该系统在数字信号处理领域的应用价值。
关键词 SOPC NIOS radix-2 DIT fft算法
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AN IMPROVED DIGITAL-REVERSED PERMUTATION ALGORITHM FOR THE FAST FOURIER ANDHARTLEY TRANSFORMS
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作者 Liu Bin Xie Ping (Automation Department, Vansnan University, Qinhuangdao 066004) 《Journal of Electronics(China)》 1998年第2期144-149,共6页
A more efficient permutation algorithm which has less computer operation and better structure is presented here for radix-2 FFT(FHT). It can fasten the FFT and FHT efficiently when N becomes large.
关键词 radix-2 fft and FHT PERMUTATION ALGORITHM Bit-reversed order Upper-limit
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An efficient radix-2 fast Fourier transform processor with ganged butterfly engines on field programmable gate arrays
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作者 Zhen-guo MA Feng YU Rui-feng GE Ze-ke WANG 《Journal of Zhejiang University-Science C(Computers and Electronics)》 SCIE EI 2011年第4期323-329,共7页
We present a novel method to implement the radix-2 fast Fourier transform (FFT) algorithm on field programmable gate arrays (FPGA).The FFT architecture exploits parallelism by having more pipelined units in the stages... We present a novel method to implement the radix-2 fast Fourier transform (FFT) algorithm on field programmable gate arrays (FPGA).The FFT architecture exploits parallelism by having more pipelined units in the stages,and more parallel units within a stage.It has the noticeable advantages of high speed and more efficient resource utilization by employing four ganged butterfly engines (GBEs),and can be well matched to the placement of the resources on the FPGA.We adopt the decimation-infrequency (DIF) radix-2 FFT algorithm and implement the FFT processor on a state-of-the-art FPGA.Experimental results show that the processor can compute 1024-point complex radix-2 FFT in about 11 μs with a clock frequency of 200 MHz. 展开更多
关键词 Ganged butterfly engine (GBE) radix-2 Fast Fourier transform (fft) Field programmable gate array (FPGA)
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