快速收敛的EG-LDPC译码算法设计实现

欧氏几何构造的LDPC码属于不可分层的LDPC码,无法采用TDMP算法译码结构,针对该问题设计实现了一种新型分层译码器。在Xilinx V5FPGA上实现了码长为1 023、码率为0.781 EG-LDPC码的译码器设计。仿真验证表明:理论上该方法与优化的规范化最小和译码算法相比,迭代次数减少一倍,存储资源消耗得到降低,而误码性能几乎相同。FPGA实现上,译码输出与MATLAB定点仿真给出的结果相同,误码性能由于量化和限幅处理与理论值相比约有0.3 d B的损失。在时钟频率为50 MHz串行处理各分层时,吞吐量为49.7 Mbit/s。

基于整数运算的LDPC码改进最小和译码算法

对高斯信道下低密度奇偶校验码(Low-Density Parity-Check Codes)的传统译码算法进行深入研究,提出了基于整数运算的LDPC码改进最小和译码算法。相对于归一化最小和算法(Normalized Min-Sum),该算法根据每次迭代的判决情况增加了一个校正因子,使译码性能得到提高,经过整数量化后易于硬件实现。仿真结果表明,该算法在2.1 dB时性能优于LLR BP算法,且运算复杂度较低,译码速率较快。

一种改进的LDPC码低复杂度最小和算法

研究了低密度奇偶校验(Low-Density Parity-Check,LDPC)码的单最小值最小和(Single-Minimum Min-Sum,SMMS)算法,为了提高译码性能,在此基础上提出一种信道自适应可配置LDPC码最小和译码(Adaptive Configurable Min-Sum,ACMS)算法。ACMS算法在BP译码时的横向消息迭代更新过程中,LLR次小值用一个基于迭代次数的估算参数与最小值相加来取代,同时根据每次判决时的错误比特个数对不同信噪比下的估算参数进行动态修正。仿真结果表明,ACMS算法整体上提高了译码性能而仅增加少量复杂度。

一种新的LDPC译码器设计

对LDPC编译码技术进行了介绍,指出LDPC译码算法可以用高度并行的结构实现,可以达到很高的译码吞吐量。提出了分层修正最小和译码算法并对该算法进行了定点仿真,仿真结果表明,该算法性能优良并且能降低迭代次数以提高吞吐量,该算法在最好情况下可以节省一半的迭代次数。设计了一种新的LDPC译码器并完成了FPGA硬件实现,这种译码器能够实现LDPC码高速译码,实现了100 Mbps的译码吞吐量。该译码器能够支持多种通信标准的LDPC码译码,从而节省系统总体成本。

基于标记位的低密度格码整形方案

为解决低密度格码(LDLC)编码后码字不能适用于功率受限信道的问题,提出了一种基于标记位的LDLC码整形算法。该算法结合标记位整形思想,针对LDLC码的特点,通过最小和算法求解出平均功率最小的信息序列。分析并仿真了整形前后信息功率的变化及取得的整形增益。实验结果显示:整形后的码字功率明显小于整形前的功率,可达到0.53 dB的整形增益,同时该整形算法接收端逆整形简单。

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。

一种低复杂度的LDPC码迭代译码算法

在LDPC码的译码算法中,和积算法性能最优但复杂性较高,最小和算法实现简单但性能与和积算法相差较多。针对这一性能与复杂度的矛盾,带有修正项的最小和算法成为研究的热点问题。文中基于一种性能与和积算法接近的修正最小和算法进行研究,对修正项的修正方式进行了简化,简化后的算法在性能上与和积算法仍非常接近,实现复杂度却比原修正最小和算法有明显的降低。

基于遗传思想的多元LDPC码拓展最小和改进算法

针对多元LDPC码的EMS译码计算量的问题,采用遗传算法的思想对其进行了改进,选择高度可靠的变量节点,针对这些特殊节点增加附加运算,即采用修正参数放大消息判决位对应符号置信值的方法,而其他置信值相对变小。这种方法通过加快收敛速度,减少了译码过程迭代的次数,最终能够减少译码计算量,节省计算资源。通过仿真结果及计算量分析,证明了改进算法能够在不影响译码纠错性能的情况下降低计算量。

非规则LDPC码译码改进算法及其DSP实现

为了降低非规则低密度奇偶校验(low-density parity-check,LDPC)码译码算法的复杂度,提出一种适合数字信号处理器(digital signal processor,DSP)实现的低运算复杂度、低误码平台译码的改进算法。该算法校验节点的运算采用修正最小和算法,外信息的更新采用串行方式,既保持了串行和积算法在有限迭代次数下译码门限低的优点,又降低了节点运算复杂度和误码平台。用定点DSP芯片实现的非规则LDPC码译码器的实测结果表明,该算法能以较低的实现复杂度获得低的误码平台和译码门限。