一种用于锁相环的环形压控振荡器设计

本文基于SMIC 65nm标准CMOS工艺提出了一种用于锁相环的环形压控振荡器的电路设计。包括了环形振荡器和缓冲整形电路。该环形压控振荡器有四级延时单元,并且延时单元采用了Maneatis对称负载。该电路在Cadence Spectre进行了仿真。结果表明,在电源电压1.8V时,频率调整范围为0.277GHz~1.33GHz,具有良好的线性度。频偏为1MHz时的相位噪声为-92.46dBc/Hz@1MHz,有良好的噪声性能。缓冲整形电路将压控振荡器的输出波形转换为轨到轨电压,使占空比等于50%,并提高了驱动能力。振荡器的稳定频率分别为400/500MHz。

改进型的利用电阻网络提高VCO线性度的方法

压控振荡器的设计需要着重考虑F/V的非线性度问题。利用电阻网络调节反相器的偏置电压可以提高环形振荡器线性度。讨论了这一电路结构,并提出一种基于梯度下降的快速确定电阻阻值的方法。在此基础上改进这种环形VCO电路结构,仅需使用3个差分延时单元即可实现高线性度。Spectre仿真结果表明,TSMC 180nm CMOS工艺下,该环形VCO线性调频范围为2.26~2.55GHz,在1.8V电源电压下功耗仅为2.07mW,同时实现VCO非线性度在调频范围内小于0.06%。当环形VCO电路振荡在2.4GHz时,相位噪声为-83.21dBc/Hz@1 MHz。

5GHz0.18μm CMOS工艺正交输出VCO

文章采用全开关状态的延时单元和双延时路径两种电路技术设计了一种高工作频率、低相位噪声的环形振荡器.环路级数采用偶数级来获得两路相位相差90℃的正交输出时钟.采用TSMC0.18μmCMOS工艺进行流片,电压控制振荡器(VCO)的频率范围为4.9～5.5GHz,模拟的相位噪声为-119.3dBc/Hz@5M,采用1.8V电源电压,核芯电路的功耗为30mW,振荡器核芯面积为60μm×60μm.

一种新颖的正交输出伪差分环形VCO的设计

设计了一种基于标准0.18μm CMOS工艺的4级延迟单元的全差分环形压控振荡器。提出了一种新颖的环形振荡器电路结构,通过结合控制耦合强度与改变负载电阻值的方法,改善了单一技术在有限的电压范围内的调谐线性度,实现整个电压范围内的高调谐线性度;采用双通路技术提高了振荡频率,同时运用交叉耦合正反馈减少输出电平翻转时间,改善相位噪声特性,提高性能。后仿真结果表明,在电源电压为1.8 V时,VCO的中心频率为2.8 GHz,核心电路的功耗为18.36 mW,调谐范围为2.05 GHz^3.35 GHz,当频率为2.8 GHz时,相位噪声为-89.6 dBc/Hz@1 MHz。

一种高性能全差分双环路VCO的设计

设计了一种基于SMIC 0.18μm RF 1P6MCMOS工艺的高性能全差分环形压控振荡器(ring-VCO),采用双环连接方式,并运用交叉耦合正反馈来提高性能。在1.8V电源电压下对电路进行仿真,结果表明:1)中心频率为500MHz的环形VCO频率调谐范围为341～658MHz,增益最大值Kvco为-278.8MHz/V,谐振在500MHz下VCO的相位噪声为-104dBc/Hz@1MHz,功耗为22mW;2)中心频率为2.5GHz的环形VCO频率调谐范围为2.27～2.79GHz,增益最大值Kvco为-514.6MHz/V,谐振在2.5GHz下VCO的相位噪声为-98dBc/Hz@1MHz,功耗为32mW。该VCO适用于低压电路、高精度锁相环等。

用于微处理器时钟同步PLL的VCO设计

研究了一种用于微处理器时钟同步PLL的高带宽低噪声的压控振荡器（VCO），该VCO采用了交叉耦合的电流饥饿型环形振荡器，通过改善其控制电压变换电路，大大拓宽了压控增益的线性范围，消除了振荡器对控制电压的影响，降低了输出时钟的相位噪声。基于CSMC 3．3V0．35μm CMOS工艺的仿真结果表明，取延迟单元沟道长度为1μm、中心频率为365MHz时，压控增益为300MHz／V，其线性区覆盖范围是30～700MHz，在偏离中心频率600kHz处的相位噪声为-95dB／Hz，低频1／f噪声在-20dB／Hz以下。该VCO可以通过适当减小延迟单元沟道长度来拓宽压控增益线性范围。

用于以太网物理层时钟同步PLL的VCO设计

研究了一种基于以太网物理层时钟同步的高带宽低噪声压控振荡器（VCO），该VCO采用交叉耦合的电流饥饿型环形振荡器，通过级联11级环路电路和改善其控制电压变换电路，优化了VCO的输出频率范围以及降低了输出时钟的相位噪声，完全满足以太网物理层芯片时钟电路的性能指标。基于TSMC3．3V0．25μmCMOS工艺的仿真结果表明，中心频率为250MHz时，压控增益为300MHz／V，其线性区覆盖范围是60～480MHz，在偏离中心频率600kHz处的相位噪声为-108dBc。

用于SoC电源噪声测量的低温漂VCO

提出了适用于片上系统(SoC)电源噪声测量的带两级温度补偿的基于环路压控振荡器(ring VCO)的量化器。通过粗略和精细两级温度补偿电路得到更低温漂的ring VCO。在粗略补偿一级中,将正比于温(PTAT)的电流注入尾限流管控制的ring VCO中,用来补偿VCO中较大的温度系数;在精细补偿一级中,用一个VCO复制电路来感知温度的变化,并将感知到的温度变化信息传递给量化器中的VCO,从而进一步自适应调整VCO量化器的振荡频率。基于40 nm工艺,设计一款工作在1.1 V电源电压下的两级温度补偿ring VCO,并对其进行了电路仿真,其输出信号的振荡频率约为4.3 GHz,在-40℃~125℃的温度变化范围内,实现了15.5 ppm/℃的温漂值。

低功耗CMOS差分环形压控振荡器设计

提出了一个基于0.18μm标准CMOS工艺实现的四级差分环形压控振荡器.全差分环形压控振荡器采用带对称负载的差分延时单元.仿真结果表明,压控振荡器的频率范围在最坏情况为0.21～1.18GHz;偏离中心频率10MHz情况下,压控振荡器的相位噪声为-118.13dB/Hz;1.8V电源电压下,中心频率为600MHz时,压控振荡器的功耗仅有4.16mW;版图面积约为0.006mm2,可应用于锁相环和频率综合器设计中.

一种低压低功耗的环形压控振荡器设计

设计了一种低压低功耗的环形压控振荡器,它由电压电流转换（V to I）电路及5级延迟单元（delay cell）组成。单位延迟单元采用改进型差分结构,提高了上升及下降速度。同时总的延迟环路采用电容滤波技术,进一步改善了相位噪声性能。分析了环形VCO的相位噪声。电路采用SMIC13V33 1P6MLOGIC工艺,电源电压为1.2 V,仿真结果显示：VCO中心频率为350 MHz,调谐范围为（200-500）MHz,谐振在350 MHz时相位噪声位为-89.5 dBc/Hz@10 kHz,输出波形峰值为0.7 V,功耗为1.2 mW。该VCO可以应用于系统时钟锁相环中。

宽带低相位噪声CMOS环型压控振荡器的设计与研究

采用一种环型电路结构,设计了一个1.3GHz宽带线性压控振荡器。采用TSMC 0.18μm RF CMOS工艺,利用Cadence SpectreRF完成对电路的仿真。结果显示,在电源电压Vdd=1.8 V时,控制电压范围为1.0～1.18 V,频率的变化范围为800 MHz～2.1 GHz,相位噪声为-105 dBc/Hz@1 MHz。很好地解决了相位噪声与调谐范围之间的矛盾。

高速锁相环的核心部件压控振荡器的设计

提出了高速锁相环的核心部件压控振荡器(VCO)的一种设计方案,该VCO采用环路振荡器结构,主要由3级电流模驱动逻辑(CSL)反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度,较宽的线性范围以及高的工作频率。

基于0.6μm CMOS工艺1.56GHz环形压控振荡器设计

设计一个由四级容性源极耦合差分电流放大器和反相器组成的压控振荡器电路,通过控制电流源的方式达到压控振荡的效果。

低相位噪声CMOS环形压控振荡器的研究与设计

针对个人电脑和通讯系统对频率合成器中振荡器的低相位噪声的要求,对基本的环形振荡器结构进行改进,设计了两种宽带低相位噪声CMOS环形压控振荡器(VCO),在800 MHz振荡频率、1 MHz频偏下,测试的相位噪声分别为-123 dBc/Hz和-110 dBc/Hz。两个VCO的调谐范围分别为450～1 017 MHz和559～935 MHz。

一种高性能4阶电荷泵锁相环的设计

文章设计了一款完全集成的高性能4阶电荷泵锁相环。根据系统性能要求，该锁相环的环路滤波器选用3阶无源低通滤波，其他模块在典型结构的基础上采取了改进措施以获得高性能。首先，利用MATLAB进行系统建模，获得锁定时间和环路参数；然后给出了关键电路的结构以及前、后仿真的结果。在SMIC0．35μm 2P3M CMOS工艺条件下，该锁相环的正常工作范围为60～640MHz，400MHz时周期到周期抖动为96ps，面积为0．38mm^2。内嵌本电路的一种DAC芯片已交付数据，成功参加MPW项目流片。

环形压控振荡器的噪声分析

在振荡器的设计中,为了得到更高性能,分析其相位噪声是十分重要的.利用Razavi对具有普遍意义的品质因数的定义将Leeson针对LC振荡器提出的相位噪声模型应用到环形振荡器上对其进行噪声分析.文中以一个2GHz环形振荡器为例,采用TSMC0.25μm CMOS工艺参数,用Cadence的spectre仿真器进行仿真.电源电压为2.5V,偏离中心频率1MHz处的相位噪声为-86.6dBc/Hz.仿真的结果与噪声模型所的结果基本吻合.

基于电感峰值技术的环形压控振荡器设计

为解耦RC常数的限制,将电感峰值技术应用于环形振荡器中。对传统的环形振荡器结构进行改进,设计了两款GHz级别的CMOS环形压控振荡器(VCO)。采用0.13μmCMOS制造工艺,在0.13V电源电压下进行Spice仿真。仿真测试结果表明,两个应用了电感峰值技术的VCO均有很高的振荡频率,分别达到3～7.5GHz和7.5～8.6GHz,还具有良好的线性度及抑制电源纹波的能力,电源电压波动敏感度分别为0.015%/1%@2.65GHz和0.024%/1%@8.43GHz。

偶数级差分环形振荡器的稳定平衡态分析

与具有奇数增益级的差分环形振荡器不同,偶数级振荡器除了具有能够起振的非稳定平衡态,还有可能在起振前处于一种稳定平衡状态从而使电路锁定不能起振。该文主要分析了这种稳定平衡状态存在的原理,同时为了避免振荡器设计中的这种风险,提出了一种振荡器起振电路,使得电路在起振前处于接近非稳定平衡态的状态,从而能够快速起振。在0.13μm 1P8M标准CMOS工艺下流片实现的4级差分环形压控振荡器(VCO)及其改进版本很好地验证了该文提出的理论和解决方法。经测试发现,第1款不带起振电路的4级VCO芯片锁定于稳定平衡态,不能起振;两种改进版本3级VCO和带起振电路的4级VCO都能够正常输出振荡信号。

GPS射频接收芯片中低功耗压控振荡器的设计

设计了一种应用于GPS射频接收芯片的低功耗环形压控振荡器。环路由5级差分结构的放大器构成。芯片采用TSMC 0.18μm CMOS工艺,核心电路面积0.25 mm×0.05 mm。测试结果表明,采用1.75 V电源电压供电时,电路的功耗约为9.2 mW,振荡器中心工作频率为62MHz,相位噪声为-89.39 dBc/Hz@1 MHz,该VCO可应用于锁相环和频率合成器中。

高频宽调节范围压控振荡器设计研究

设计了一种基于0.18μm CMOS工艺模型的超高频宽调节范围的压控振荡器。系统采用3级环形压控振荡器结构,每级采用调节尾电流的方式,实现了2.5GHz至5GHz以上的高频宽调节范围。系统在输出频率为5GHz时,在5MHz频偏处的相位噪声为-89.26dBc/Hz。此次设计的压控振荡器可广泛应用于各种嵌入式系统或ADC中,为其提供在大范围内可调节的时钟。