面向自主芯片频率扫描实速测试的扫描链分析

随着芯片工艺的不断升级,芯片设计的频率不断提高,时延故障是引起高速芯片失效的重要因素。在硅后验证阶段,由于缺乏一种对芯片全局路径延时测量的手段,传统构建延时测量电路的方式仅能得到特定关键路径的延时变化情况,在芯片失效时无法进行全面的路径延时分析。本文提出一种基于扫描链的频率扫描实速测试方法对芯片内部大量时序路径的延时进行测量并获取时序裕量。针对生成测试向量时间长,依赖专业测试设备的问题,在自研硬件平台上通过自生成多频率测试向量以及改进数据校验算法成功实现了频率扫描实速测试,对芯片测量的路径延时误差在8 ps左右。通过对不同芯片在不同温度下的实验验证了该方法对路径延时表征的有效性,为今后通过延时参数对高速芯片进行环境适应性分析、寿命预测等研究提供了一种快捷有效的方法。

X-Debugger:基于FPGA的扫描调试器设计及实现

针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入基于功能模块前导码的扫描控制电路,实现了芯片内部各数字逻辑模块信号100%可见;通过基于FPGA的扫描调试器X-Debugger可以快速完成芯片内部寄存器状态获取和修改,并结合硬件加速器可以完成芯片内部逻辑状态的快速重建,从而形成硅后调试闭环。在某处理器芯片硅后调试实践中的结果表明,对于小于100万触发器的功能模块可以在1 s内完成内部状态获取、修改和重建,全芯片通过X-Debugger内部信号获取和重建小于1 min,极大提高了该处理器芯片的硅后调试效率。

Conformal ECO寄存器新增的扫描链自动化接入方案

随着芯片规模的增加,ECO的需求和大小也随之增加,其中当新增寄存器数量达到百位量级时,人工接入扫描链难度也将急剧上升。基于Cadence的Conformal和Innovus等工具,在综合考量逻辑正确性和中后端物理实现可行性的基础上,采用归一思路下的“S”型连线和room值下的再分组等方法,实现了上述问题的自动化和高效化解决,在逻辑上确保了时钟域一致性等问题,物理上同时兼顾了布局布线优化和最大扫描链长度。并且其自动化的高效性,在项目实践中能够快速完成上百数量寄存器的扫描链接入。

SoC芯片扫描链测试设计与实现

阐述针对SoC芯片,进行压缩测试、stuck-at测试和全速测试的设计,并通过Tessent软件插入扫描链和生成ATPG自动测试向量。结果表明,芯片固定型故障、时延相关故障的覆盖率满足测试要求。

环境扫描策略视域下新创企业颠覆性商业模式创新的实现路径——基于拼多多和哔哩哔哩的案例研究

新创企业成功实施颠覆性商业模式创新是其赶超在位企业实现市场地位升级的重要途径,环境扫描策略的选择是企业应对复杂环境变化采取差异化商业模式创新的关键。已有研究少有将环境扫描理论引入颠覆性创新的研究中,采用双案例研究法,基于环境扫描策略视角,以新创企业拼多多和哔哩哔哩的创新发展历程为时间纽带,从价值主张、价值创造、价值获取等商业模式价值链的维度,探讨企业环境扫描策略对颠覆性商业模式创新的影响机理,构建扫描策略驱动颠覆性商业模式创新实现的现实路径,为新创企业有机选择环境扫描策略、实现商业模式的颠覆性创新提供借鉴。

320排CT容积扫描对中耳胆脂瘤听骨链破坏的诊断应用

目的:探讨320排CT容积扫描技术在中耳胆脂瘤术前的诊断作用,并评价其临床价值.方法:回顾性收集2020年1月至2021年12月在我院诊断中耳胆脂瘤并行鼓室成形术患者33例(33耳)资料.所有患者均行320排CT容积扫描,比较术前CT影像显示的听小骨破坏情况与术中所见听小骨实际破坏情况,并行一致性分析.结果:CT评判的听骨链破坏分布:锤骨头13例、锤骨柄7例、锤砧关节12例、砧骨体15例、砧骨短脚18例、砧骨长脚24例、砧镫关节17例、镫骨11例.术中所见听骨链破坏分布:锤骨头14例、锤骨柄6例、锤砧关节12例、砧骨体15例、砧骨短脚19例、砧骨长脚22例、砧镫关节15例、镫骨10例.上述听骨链破坏的CT评判与术中所见结果比较的Kappa值分别为0.94、0.90、0.87、0.88、0.82、0.86、0.88、0.93,一致性较好.结论:320排CT对中耳胆脂瘤术前听骨链破坏有较好的诊断效能;术前对颞骨行320排CT容积扫描有利于病情诊断和手术决策.

基于ZYNQ的通用集成电路测试系统设计

阐述基于ZYNQ的通用集成电路测试系统设计,可以根据集成电路的实际需求,满足集成电路在扫描链功能测试、通用接口通信功能测试的双重需求,可以实现对多种通用芯片的关键参数进行测试。在测试阶段,降低了测试成本,系统有比较好的复用性。

基于4R危机管理的链式护理流程管理预防CT增强扫描造影剂外渗的效果

目的:探讨基于4R危机管理的链式护理流程管理预防CT增强扫描造影剂外渗的效果。方法:选取医院收治的120例行CT增强扫描的患儿,按照干预时间点的不同,将2020年8月—2021年7月的60例患儿作为对照组,给予常规链式护理流程管理,2021年8月—2022年7月的60例患儿作为观察组,给予基于4R危机管理的链式护理流程管理,观察两组造影剂外渗情况、护理质量以及不良反应发生率。结果:观察组造影剂外渗分级优于对照组(P<0.05);观察组准备完好率、检查成功率、图像质量达优率高于对照组(P<0.05);观察组不良反应较对照组低(P<0.05)。结论:基于4R危机管理的链式护理流程管理能够有效预防CT增强扫描造影剂外渗,减少不良反应发生率,以提高护理质量,确保患儿安全。

链式护理对预防CT增强扫描造影剂外渗的应用价值

目的探究链式护理对预防CT增强扫描造影剂外渗的应用价值。方法选取烟台市烟台山医院2019年3月至2022年3月收治的100例进行CT增强扫描诊断患者作为研究对象,按照随机数字法分成对照组与观察组,各50例。对照组中男26例,女24例,年龄(58.21±5.18)岁,采用常规的护理流程管理;观察组中男27例,女23例,年龄(58.01±5.04)岁,采用链式护理对策。对比两组患者进行CT增强扫描时造影剂外渗率、外渗分级以及患者对护理服务的满意度评分。采用t、χ^(2)检验进行统计分析。结果干预后,对照组造影剂外渗率[60.00%(30/50)]高于观察组[34.00%(17/50)],差异有统计学意义(P<0.05);观察组外渗分级低于对照组,差异有统计学意义(P<0.05)。对照组患者服务态度、仪容仪表、工作责任与健康教育的满意度评分分别为(77.36±1.01)分、(76.64±1.30)分、(77.41±1.31)分、(79.01±2.06)分,均低于观察组[(78.03±1.36)分、(77.45±1.53)分、(78.00±1.52)分、(80.26±2.61)分],差异均有统计学意义(均P<0.05)。结论针对临床进行CT增强扫描诊断患者采用链式护理,可有效预防患者出现造影剂外渗现象,同时改善患者外渗分级,提升护理服务满意度,值得各个科室借鉴采纳。

一种有效的低功耗扫描测试结构——PowerCut

扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构——PowerCut,通过对扫描链的修改,加入阻隔逻辑,有效降低扫描移位过程中的动态功耗,同时加入控制单元,使电路在扫描移位过程时进入低漏电流状态,降低了电路的静态功耗.实验表明该结构在较小的硬件开销范围内有效地减小了扫描测试功耗.

约束输入精简的多扫描链BIST方案

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流.

基于扫描链平衡的3D SoC测试优化方法

三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上,从而实现整个系统功能复杂的集成电路。以细粒度划分的3D SoC实现了真正意义上的3D芯核。它降低了单个芯核内的局部和全局互连线的长度,在功耗和性能方面会有很大的改进。但是随着划分层数的不同,测试开销也会发生变化。本文通过扫描链平衡提出考虑测试时间和测试存储的测试开销函数,以便找到最优的划分层数。在ITC’02基准SoC集上的实验结果表明,通过扫描链平衡技术后得到的测试开销比普通测试开销最高降低了19.9%。

基于Biogeography的SoC测试Wrapper扫描链设计算法

基于IP(intellectual property)核的系统级芯片的测试已成为SoC(system on chip)发展中的瓶颈,提出了一种采用BBO(biogeography based optimization)算法的Wrapper扫描链设计方法,使得Wrapper扫描链均衡化,从而达到IP核测试时间最小化的目的。本算法基于群体智能,通过实施迁徙操作和变异操作,实现Wrapper扫描链均衡化设计。本文以ITC'02 Test bench-marks中的典型IP核为实验对象,实验结果表明本算法相比BFD(best fit decrease)等算法,能够进一步缩短Wrapper扫描链,从而缩短IP核测试时间。

基于平均值余量的Wrapper扫描链平衡算法

测试问题已成为SoC发展过程中的瓶颈,提出一种新的Wrapper扫描链平衡算法以期缩短IP核测试时间。算法首先计算Wrapper扫描链长度平均值,再结合特定的余量值,计算得到一个取值区间,记该区间为平均值余量;然后将IP核的内部扫描链按其长度降序排列,每次均将最长的内部扫描链添加到某条Wrapper扫描链上,直到该Wrapper扫描链长度在平均值余量所指定的区间内为止。以ITC'02 SoC Test Benchmarks内的所有测试集为对象完成的实验证明本算法能极其有效的通过扫描链平衡设计缩短IP核测试时间。

基于双核扫描链平衡的SoC测试调度

由于芯核的测试时间与芯核内最长扫描链的长度成正比,通过将SoC中的芯核进行成对匹配,使双芯核内最长的扫描链比两个单芯核内最长的扫描链短,从而缩短测试时间.利用粒子群优化算法和分合策略,高效地匹配芯核、设置芯核的测试顺序并分配测试总线,以获得优化的测试计划.在ITC’02基准SoC集上的实验结果表明,相对于其他基于单核扫描链平衡的测试调度技术而言,文中的测试调度技术能获得具有最短测试时间的测试计划.

基于FPGA的动态可重构系统设计与实现

近年来,随着计算机技术的发展,尤其是现场可编程门阵列FPGA的出现,使实时电路重构成为研究热点。基于FPGA的重构系统具有自适应、自主修复特性,在空间应用中具有非常重要的作用。介绍FPGA可重构技术的分类以及动态可重构技术的原理,并在此基础之上选取Virtex-4系列FPGA给出一种动态重构的应用以及具体实现,即通过微处理器(ARM)结合多个FPGA,并采用一种新的边界扫描链方法对多个FPGA进行配置,从而实现局部动态可重构。这种实现方法具有较强通用性和适于模块化设计等优点。

一种三维SoCs绑定前的测试时间优化方法

提出了一种在引脚和功耗限制下3D SoCs的绑定前测试方法。对IP核细粒度划分,将每个IP核的触发器数均衡分布到各层芯片上,利用TSV进行互连,设计出一种新颖的三维结构的测试外壳扫描链,同时在功耗和引脚限制下对IP核进行测试调度。实验结果表明,该方法使得芯片的测试时间获得大幅度降低的同时对功耗的需求很小。

三维IP核测试封装扫描链多目标优化设计

SoC(system on chip)中的测试封装(test wrapper)设计是个NP hard问题,针对该问题提出了一种采用MOFA(multiobjective firefly algorithm)的三维测试封装扫描链设计方法,使得封装扫描链均衡化以及使用TSV(through silicon vias)资源最少,从而达到IP核测试时间最小化和TSV费用最少的目的。本算法基于群体智能,通过实施个体位置更新操作进行寻优,从而实现三维测试封装扫描链的多目标优化设计。以ITC'02 Test benchmarks中的典型IP核为实验对象,实验结果表明本算法相比NSGAII(nondominated sorting genetic algorithm II),能够获得更好的Pateto最优解集。

基于差值二次分配的扫描链平衡算法

IP核的测试时间与其加载测试封装后的最大输入/输出扫描链长度有直接关系,为了降低测试成本,减少测试时间,必须对IP核内的扫描链进行平衡设计.最为经典的扫描链平衡方法是BFD(Best Fit Decrease)方法,它具有实现简单、算法复杂度低等优点,但是其分配的结果尚有待提高之处.本文提出一种基于差值的二次分配的扫描链平衡方法,其主要思想是选择IP核内部的某一条扫描链作为基准扫描链,将其长度记为L,将所有长度超过L的扫描链与之做差,并将差值记为di.在第一次分配中,只将长度大于L的扫描链按照长度为L的基准扫描链进行分配;然后将长度小于L的扫描链与差值di重新排序后,按照从大到小的顺序,依次将其放置在可以放置的最小的测试封装扫描链上进行第二次分配.该方法简单易实现,通过在ITC’02 SOC标准测试集上实验,数据表明,基于差值二次分配的扫描链平衡方法与现有方法相比,能得到更好的平衡结果.

Wrapper扫描链均衡与系统芯片测试调度的联合优化算法

提出用于均衡Wrapper扫描链的交换优化算法以及用于测试调度的局部最优算法,这两种算法依据测试总线空闲率(IBPTB)指标,可从IP层和系统顶层对系统芯片(SOC)测试时间实现联合优化,进而使SOC的测试时间大大降低.为了验证两种算法及其联合优化性能的有效性和可靠性,对基于ITC’02国际SOC基准电路进行了相关的验证试验.针对p93791基准电路中core6 IP核,交换优化算法能得到比经典BFD(best fit decreasing)算法更均衡的Wrapper扫描链,在最佳情况下最长Wrapper扫描链长度减少2.6%;针对d695基准电路,局部最优算法根据IP核的IBPTB指标,可使相应SOC的测试时间在最优时比经典整数线性规划(ILP)算法减少12.7%.