嵌入式CPU软核综述

随着FPGA和SoPC(SystemonProgrammableChip)技术的迅速发展,基于FPGA的嵌入式系统得到了广泛的研究和应用。该文针对目前比较有影响和特点的4款嵌入式CPU软核Nios/Nios2、MicroBlaze、Leon2/Leon3和OpenRISC1200进行了性能分析和对比,最后分析了各个CPU软核的特点。

综合使用CPU和GPU的实时手术仿真系统并行框架

使用多线程技术实现了任务并行化的实时手术仿真系统框架。系统由主控制、力反馈控制、变形计算和GPU控制四大主线程和若干碰撞辅助线程构成。主控制线程处理手术工具与软组织的交互操作、碰撞检测和碰撞响应。力反馈控制线程处理力反馈设备状态读入和反馈力输出。变形计算线程完成基于CPU的软组织变形计算。GPU控制线程处理三维场景图形渲染和基于GPU的软组织变形计算。碰撞辅助线程与主控制线程协同运作完成碰撞检测的并行处理。系统在数据结构和运行机制上进行了特殊设计,使得切割操作可以和GPU加速的变形计算并行运作。对若干测试场景的仿真结果表明,并行框架可以提高系统运行速度,并且运行稳定正常,无死锁现象。

基于软核CPU技术的IP电话接口设计

提出了一种基于会话初始化协议的VoIP系统(包括IP电话终端、SIP服务器和PSTN接入端口),并对SIP与PSTN的互联进行了系统级构建。利用Altera的SOPC软核CPU技术和Nios II处理器构建了一个IP电话终端。该设计具有灵活的可扩展性,能够在实现语音通信的基础上较容易地扩展视频接口、短信平台等多媒体功能,给产品用户和运营商提供了一种低成本的多媒体网络通信终端设备,具有广阔的市场前景。

基于NIOS软核CPU技术的多路电话计费系统的设计与实现

随着CPU性能的大幅提升,嵌入式系统的设计已经进入了更广范的领域,在单一芯片上采用更合理的设计工艺、集成更多的逻辑功能,已经成为技术发展趋势。介绍了一套基于Altera公司的NIOS嵌入式CPU开发的多路电话计费系统。该系统充分体现了SOPC(System On Programmable Chip)的设计理念,采用Altera公司的Cyclone芯片实现了多路电话的计费、管理等功能,获得了最优的性价比。从硬件设计与软件设计2个方面介绍了系统的开发流程,尤其是对片内资源的配置部分做了详细地说明。

弹载计算机CPU数字模型系统开发

提出弹载计算机数字模型系统的研制需求,在此基础上,分析了该系统的功能组成,然后从COFF文件解析、DSP软核、指令解析执行三个方面详细介绍了该系统的具体开发过程,最后给出应用结论。

基于NIOS软核处理器的直流无刷电机控制系统设计

介绍了一种新型的基于NIOS软核处理器的直流无刷电机控制系统及设计方法。该系统采用FPGA作为核心器件,极大减少了分离元件的使用,充分利用NIOS处理器集成度高、灵活性强、实时控制的特点在片内实现电机控制逻辑,因此系统具有极大的灵活性、扩展性和通用性,抗干扰能力强、且系统本身结构紧凑,已成功应用于机器人仿人灵巧手手指中。

基于FPGA的大容量语音记录嵌入式系统设计

设计了一种新型的基于FPGA的大容量语音记录嵌入式系统,这一系统利用Altera公司的Nios软核处理器、高性能Stratix FPGA、IDE硬盘等作为硬件,并基于QuartusII 5．0、SOPC Builder等实现了系统的软件设计．

基于SOPC的商品信息查询系统设计与实现

随着CPU性能的大幅提升,嵌入式系统的设计已经进入了更广泛的领域。在单一芯片上采用更合理的设计工艺、集成更多逻辑功能的SOC(片上系统)设计方式,已经成为了一个技术发展的趋势。其中SOPC(片上可编程系统)因为它的软件可编程的特性,更为许多嵌入式系统开发人员所青睐。本文介绍了一套基于ALTERA公司的NIOSII嵌入式CPU开发的GPRS商品信息查询系统。该系统根据SOPC的设计思想,采用ALTERA公司的NIOSII软核处理器、Telit公司的GSM模块、Atmel公司的射频基站芯片集成设计实现了GPRS无线数据通信、非接触式IC卡读写、商品信息查询显示等功能。论文从硬件设计与软件设计两个方面介绍了系统的开发流程。

基于Nios Ⅱ的Serial EEPROM测试方法研究

文章介绍了Serial EEPROM的测试原理,提出了一种基于Nios Ⅱ软核CPU测试Serial EEPROM 的方法,该方法具有稳定性高、所需器件少、可编程、低成本等优点。在Serial EEPROM的大量测试中可以代替昂贵的测试系统,是一种性价比较高的替代测试方案。

FPGA实际可用性评估与发展趋势分析

根据现场可编程门阵列(FPGA)的发展现状,对FPGA器件的实际可用性进行评估,从可重构逻辑的利用、CPU软核/硬核的选择、内部块缓存的利用、输入/输出资源的利用、数字信号处理器固核的利用及时钟频率的可用范围进行研究,并给出FPGA的发展趋势。理论分析证明,Slice的利用率不宜高于85%,应选择有良好工具支持的软硬核厂商,并且所有的I/O信号须经过寄存器处理。

基于指令统计的SOPC硬件资源优化技术

在可编程片上系统(System on P rogramm ab le Ch ip,SOPC)中,特定应用程序中用到的指令是软核CPU指令集的子集,如果在FPGA中实现软核CPU时仅保留应用程序用到的指令子集,将可以提高硬件资源利用率.文中分析了对应用程序进行指令统计的方法,重点介绍了通过修改HDL文件对8051软核CPU指令集进行删减和扩充的技术.采用这一技术设计的SOPC芯片硬件资源利用率得到了显著的提高,降低了系统成本,适用于可编程逻辑资源受到限制和对成本敏感的嵌入式应用中.

Leon3软核的FPGA SelectMap接口配置设计

与通常采用外围的CPLD器件和CPU来产生配置接口控制逻辑的方法不同,本文设计了采用嵌入到FPGA的Leon3开源CPU软核来控制实现Virtex系列FPGA的SelectMap接口配置的方法,可将其应用于对FPGA芯片的在线配置。该方法设计成本低,不局限于某一类型的FPGA芯片,减少了外围分立元件的使用,增强了设计的灵活性。仿真结果表明该设计满足SelectMap接口配置所需控制逻辑要求,可以完成FPGA的并行配置。

一种1750A指令集仿真软核设计与验证

MIL-STD-1750A指令集是星载弹载计算机常用指令集之一,为实现该类指令集CPU+FPGA的通用性验证,实现安全性、强度、单粒子翻转等异常测试,满足测试覆盖率要求,保证星载弹载计算机系统可靠性,提出了一种CPU+FPGA的仿真模型搭建方法,利用如中断和故障处理机制的实现、浮点运算单元设计方式、异常注入机制设计以及图形控制界面等关键技术,实现了一种精简1750A仿真软核;实验证明,利用该仿真软核设计的CPU+FPGA的仿真模型平台,可极大提高1750系列CPU相关接口的FPGA产品的验证效率和可靠性,也为后续星载弹载软件的测试提供了一套故障注入方便、故障定位清晰的测试平台。