CPU和DRAM加速任务划分方法:大数据处理中Hash Joins的加速实例

硬件加速器能够有效地提高当前计算机系统的能效.然而,传统的硬件加速器(如GPU,FPGA和定制的加速器)和内存是相互分离的,加速器和内存之间的数据移动难以避免,这使得如何降低加速器和内存之间数据移动的开销成为极具挑战性的问题.随着靠近数据的处理技术(near-dataprocessing)和3D堆叠DRAM的出现,我们能够将硬件加速器集成到3D堆叠DRAM中,使得数据移动的开销大大降低.然而,由于3D堆叠DRAM对面积、功耗和散热具有严格的限制,所以不可能将一个功能复杂的硬件加速器完整地集成到DRAM中.因此,在设计内存端的硬件加速器时,应该考虑将加速任务在CPU和加速器之间合理地进行划分.以加速大数据系统中的一个关键操作hash joins为例子,阐述了CPU和内存端加速任务划分的设计思想.以减少数据移动为出发点,设计了一个包含内存端定制加速器和处理器端SIMD加速单元的混合加速系统,并对应用进行分析,将加速任务划分到不同的加速器.其中,内存端的加速器用于加速数据移动受限的执行阶段,而处理器端SIMD加速单元则用于加速数据移动开销较低成本的执行阶段.实验结果表明:与英特尔的Haswell处理器和Xeon Phi相比,设计的混合加速系统的能效分别提升了47.52倍和19.81倍.此外,提出的以数据移动为驱动的方法很容易扩展于指导其他应用的加速设计.

1G比特内嵌自检自修复DDR3 DRAM存储器芯片设计

芯片采用45nm叠层电容工艺技术,采用旋转分区的对称存储体(BANK)芯片架构。内嵌自检测修复(ECC)电路设计可以用来检测和纠正出错的数据以提高阵列保持时间。芯片采用高可靠高性能单元阵列设计、高速输入输出接口电路设计等技术,设计开发高可靠、低功耗的兼容国际JEDEC-DDR3标准的1G比特DRAM芯片。

动态随机存储器中堆叠电容器结构的互连寄生电容模拟

在高密度比特位动态随机存储器 (DRAM)芯片的发展中 ,随着多层布线与复杂存储单元结构的日渐普遍使用 ,互连寄生电容对存储器件性能如时延、功耗、噪声等的影响日渐突出 ,已成为不可忽视的重要因素 ,对互连寄生电容提取软件提出了紧迫的要求 .本文介绍一个基于直接边界元素法的精度高 ,速度快 ,并可适应复杂堆叠(stacked)电容器结构的互连寄生电容模拟软件 ,并通过实例计算 。

炉管制程工艺中的片数效应及其优化方案

随着半导体技术的发展,越来越多的立式炉管在200mm及300mm集成电路晶圆制造中被应用到。同时炉管制程中的片数效应随着集成电路芯片的集成度越来越高而被凸显出来。文章将以LPCVD氮化硅在0.16μm、64M堆叠式内存制造过程中的片数效应为例,阐述炉管制程工艺中的片数效应以及通过调整制程参数(温度、沉积时间)的方式予以解决的实例。文中通过调整炉管上中下的温度来补偿气体的分布不均匀,调整沉积时间来补偿不同片数的沉积速率的差异,两者结合并辅以基于片数的分片程式来解氮化硅电介质沉积的片数效应。同时以此为基础总结出炉管片数效应的解决方案。

堆叠式内存制造中炉管非选择性半球状多晶硅片数效应

随着动态随机存取存储器(内存)线宽的缩小,需要半球状多晶硅等新技术来增大电容。当前对选择性半球状多晶硅论述较多,非选择性半球状多晶硅则较少提到。文中讲述的是炉管非选择性半球状多晶硅在0.13μm堆叠式内存上的实际应用,侧重于解决片数效应。炉管非选择性半球状多晶硅的下电极阻值具有非常严重的片数效应,电容的下极板电阻从炉管底部向上增高,并随着产品片数的增加而增高,导致上部产品良率偏低,一个制程只能生产一批产品。通过对非选择性半球状多晶硅的制程原理及硬件构造进行分析,发现片数效应是由于籽晶沉积阶段的硅烷流量通常非常小,只有10～15标准毫升,它在硅片上的分布密度会随着产品的增多而沿气流方向减少,沿气流方向的硅片只好通过增加籽晶和迁移步骤的温度来拉起更多的基体硅进入半球体,相应的剩余基体硅就会变薄,这就导致了下电极阻值的增高。文章根据该发现,提出了炉管非选择性半球状多晶硅片数效应的解决方法。