Comprehensive Warpage Analysis of Stacked Die MEMS Package in Accelerometer Application

Packaging of MEMS ( micro-electro-mechanical system ) devices poses more challenges than conventional IC packaging, since the performance of the MEMS devices is highly dependent on packaging processes. A Land Grid Array ( LGA ) package is introduced for MEMS technology based linear multi-axis accelerometers. Finite element modeling is conducted to simulate the warpage behavior of the LGA packages. A method to correlate the package warpage to matrix block warpage has been developed. Warpage for both package and sensor substrate are obtained. Warpage predicted by simulation correlates very well with experimental measurements. Based on this validated method, detailed design analysis with different package geometrical variations are carried out to optimize the package design. With the optimized package structure, the packaging effect on accelerometer signal performance is well controlled.

芯片叠层封装的失效分析和热应力模拟

通过高温高湿加速实验对双芯片叠层封装器件的失效进行了研究,观察到存在塑封料与上层芯片、BT基板与塑封料或贴片胶的界面分层和下层芯片裂纹等失效模式.结合有限元分析对器件内热应力分布进行了计算模拟,分析了芯片裂纹的失效机理,并从材料性能和器件结构角度讨论了改善叠层封装器件可靠性的方法.

多层共挤出塑料薄膜机头的结构改进与发展

介绍了多层共挤出塑料薄膜机头——多层共挤出流延塑料薄膜机头(平膜法)和多层共挤出吹塑塑料薄膜机头(管膜法)的结构、优缺点及其最近10年来的发展状况。在平膜法机头中主要介绍了多流道式机头和喂料块式机头及供料块与多流道组合式狭缝式机头;管膜法机头中主要介绍了套管式圆柱体多层共挤出机头和叠加型圆柱体多层共挤出机头。多层共挤出薄膜机头的发展主要体现在机头结构上的不断创新以及物料的适应性不断增强和薄膜层数的不断增加等方面。

先进的叠层式3D封装技术及其应用前景

采用叠层3D封装技术将使芯片所包含晶体管数目成倍的增加,它不但具有体积小、性能高、功耗低等优点,而且拥有无可比拟的封装效率。对其叠层3D封装的发展趋势、技术特点、技术优势、散热问题以及应用前景等几个方面进行了探讨。

精密冲压叠边工艺分析与模具设计

分析了一般冲压生产中叠边工艺存在的不足,提出了提高叠边零件质量及冲压过程稳定性的冲压工艺,即精密冲压叠边工艺,重点介绍了叠边工艺中关键尺寸计算及模具工作过程,并以一具体零件为例,制定了其叠边工艺,验证了该工艺的可行性及有效性。

三维集成技术的现状和发展趋势

给出了三维技术的定义,并给众多的三维技术一个明确的分类,包括三维封装(3D-P)、三维晶圆级封装(3DWLP)、三维片上系统(3D-SoC)、三维堆叠芯片(3D-SIC)、三维芯片(3D-IC)。分析了比较有应用前景的两种技术,即三维片上系统和三维堆叠芯片和它们的TSV技术蓝图。给出了三维集成电路存在的一些问题,包括技术问题、测试问题、散热问题、互连线问题和CAD工具问题,并指出了未来的研究方向。

功率载荷下叠层芯片封装的热应力分析和优化

应用有限元分析软件ANSYS,模拟功率载荷下叠层芯片封装中芯片温度和应力分布情况,得出芯片的温度、应力与材料厚度、热膨胀系数之间的关系,根据分析,对模型进行了优化。优化后的模型最高温度下降了3．613 K,最大应力下降了33．4％,最大剪应力下降了45．9％。

一种高密度系统封装的设计与制作

介绍了硅基内埋置有源芯片多层布线工艺、低温共烧陶瓷(LTCC)基板工艺、芯片叠层装配等高密度系统级封装技术,重点介绍了系统级封装技术的总体结构设计、主要工艺流程、三维层叠互连的关键工艺技术,以及系统测试和检测评价等技术。

电机定子和转子片自动叠装级进模设计

针对电机定子、转子片的生产过程,以高精度冲压及高质量自动叠装为目标,完成了对电机定子、转子片的排样、冲压成形、叠铆、分组、报警等工艺分析和模具结构设计,解决了传统电机定子、转子生产中冲压和叠装质量不高、工序多、生产效率低等难题,对提高电机的质量有重要意义。

多个叠层芯片封装技术

叠层芯片封装在与单芯片具有的相同的轨迹范围之内,有效地增大了电子器件的功能性, 提高了电子器件的性能。这一技术已成为很多半导体公司所采用的最流行的封装技术。文章简要叙述了叠层芯片封装技术的趋势、圆片减薄技术、丝焊技术及模塑技术。

电机定转子铁芯三拼式套冲自动叠铆级进模设计

介绍了在一副级进模上冲制出空调电机定子铁芯和转子铁芯,其中转子铁芯带扭斜自动叠铆,定子铁芯是由定子外形框架、定子极槽和定子极条三部分组合,在级进模上套冲而成,并带自动叠铆。重点介绍定子铁芯由三部分组合在级进模上套冲的排样方法和保证冲制出三部分定子铁芯之间高精度配合的技术要求。

功率载荷下叠层芯片封装热应力分析

应用有限元分析软件ANSYS,模拟功率载荷下叠层芯片封装中各层的温度和应力分布.分析结果表明,下层芯片最高温度、最大等效应力和剪应力分别为412.088 K,143 MPa,65.4 MPa,下层芯片的边角处应力和剪应力值最大,也是芯片最容易破坏和开裂的位置.

埋入堆叠芯片封装结构的电学仿真和优化

埋入堆叠芯片技术在实现封装小型化的同时,增加了封装电学设计的复杂性。以一个数字系统为例,详细阐述了埋入堆叠芯片封装结构的电学设计过程。利用电磁仿真软件提取了该封装结构的寄生参数,并通过S参数、延时、反射分析,确定长绑定线为影响链路信号质量的关键因素,其影响直接限制了埋入堆叠芯片技术的应用范围。运用RLC传输线模型分析了长绑定线造成大的信号质量衰减的原因。最后,提出了一种大幅减短绑定线长度并提升链路电学性能的优化结构,拓展了此技术在高速领域的应用。眼图的对比结构表明,新结构能降低链路的阻抗失配,减小信号延时,并大大改善高速信号的质量。

3DQuickPress在电机芯片多工位级进模设计中的应用

根据电机定、转子片冲压件的结构特点,采用基于Solid Works平台的3DQuick Press进行多工位级进模设计。首先分析了定、转子片的冲压工艺性,根据制件特点进行了排样优化设计,确定了模具总体结构。然后应用3DQuick Press的各项功能,完成了模具整体结构设计。生产实践表明:此方法大大提高了设计准确性,缩短了开发周期,对其他复杂多工位级进模具整体方案的设计优化具有指导借鉴作用。

夹层式叠层芯片引线键合技术及其可靠性

随着电子封装技术的快速发展,叠层封装成为一种广泛应用的三维封装技术,该技术能够满足电子产品高性能、轻重量、低功耗、小尺寸等日益增长的需求。针对陶瓷封装腔体中的夹层式叠层芯片结构,键合点与键合引线处于陶瓷外壳空腔中,未有塑封料填充固定,区别于塑封叠层芯片封装器件,优化其引线键合技术,并做了相应可靠性评估试验。键合引线偏移长度最大为0.119 mm,未出现键合引线间隙小于设计值、碰丝短路等情况,为高可靠叠层芯片封装研究提供了参考。

基于Cavity基板技术的堆叠芯片封装设计与实现

介绍了一种适用于堆叠芯片的封装结构。采用层压、机械铣刀开槽等工艺获得Cavity基板,通过引线键合(wire bonding,WB)和倒装焊(flip chip,FC)两种方式实现堆叠芯片与基板的互连,并将堆叠芯片埋入Cavity基板。最后,将包含4款有源芯片和22个无源器件的小系统高密度集成在一个16 mm×16 mm的标准球栅阵列封装(ball grid array,BGA)封装体内。相比较于传统的二维封装结构,该封装结构将封装面积减小了40%,封装高度减小500μm左右,并将堆叠芯片与基板的互连空间增加了2倍。对这款封装结构的设计过程进行了详细的阐述,并验证了该封装设计的工艺可行性。

叠(多)层凹模连续拉伸模工艺及模具设计

分析了一种高效、实用的多次拉伸方法—叠(多)层凹模连续拉伸法。通过实例,阐述了其实现的工艺条件、工艺分析、模具结构和设计要点。

3D叠层封装集成电路的缺陷定位方法

三维(3D)叠层封装集成电路是高性能器件的一种重要封装形式,其独特的封装形式为失效定位带来了新的挑战.文中融合实时锁定热成像和X射线探测技术,提出了一种3D叠层封装集成电路缺陷定位方法.该方法首先利用X射线探测技术从器件的正面、侧面获取电路内部结构并成像,进而确定芯片的装配位置及面积、芯片叠层层数、引线键合方式;然后利用锁定热成像技术获得缺陷在封装内部传播的延迟信息及在封装内部xy平面上的信息,通过计算不同频率下的相移来确定叠层封装中缺陷在z轴方向的位置信息.对某型号塑料封装存储器SDRAM中缺陷的定位及对缺陷部位的物理分析表明,锁定热成像与X射线探测技术相结合,可以在不开封的前提下进行3D叠层封装集成电路内部缺陷的定位.

高带宽存储器的技术演进和测试挑战

高带宽存储器(HBM)是一种采用三维堆叠和硅通孔技术的超高宽带、低功耗的新型动态随机存取存储器(DRAM),主要应用在高性能计算处理器、人工智能计算加速卡、高端专业显卡等高性能计算领域。国际电子元件工业联合会(JEDEC)先后发布了3代HBM技术标准,并在2022年1月发布了第四代JESD238 HBM3 DRAM技术标准,为新一代高带宽内存指定了发展方向。系统梳理了HBM技术标准的发展,介绍了HBM技术在输入输出接口速度、带宽和存储容量方面的突破,结合HBM的技术特点,研究分析了HBM晶圆级堆叠芯片的测试技术及其面临的挑战。

芯片层叠塑料封装的MEMS惯性器件的开封方法

芯片叠层封装是MEMS惯性器件的一种重要封装形式,此类封装的结构特殊性给传统的开封方法带来了极大的困难。提供了一种针对芯片层叠塑料封装MEMS惯性器件的开封技术及其流程,并给出了实际的应用案例。该开封技术综合激光刻蚀法、化学腐蚀法等开封方法,实现了芯片层叠塑料封装MEMS惯性器件中内部结构的逐层开封及暴露,为此类型封装器件的内部目检提供了技术支撑。