面向高性能众核处理器的超频DDR4访存结构设计

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。

大面阵CCD图像实时显示系统中的SDRAM控制器设计

在分析了同步动态随机存储器(SDRAM)的存储原理之后,针对大面阵CCD图像实时显示系统中的数据缓存问题,应用参数化设计思想,采用VHDL硬件描述语言在Xilinx公司的ISE开发环境下设计了一种较为通用的、接口简单的SDRAM控制器,并成功运用在大面阵CCD图像实时显示系统中,很好地完成了图像的存取任务。

高速SDRAM控制器的嵌入式设计

为适应高数据吞吐速率的应用场合,在分析同步动态随机存储器(SDRAM)控制器工作原理的基础上,研究支持高数据处理效率可连续读写操作的存储控制算法。利用现场可编程门阵列设计SDRAM嵌入式存储控制器,采用CMD命令形式,根据猝发长度分配连续读写延时,通过数据通道控制与读写操作协同工作提高数据处理效率。测试结果表明,该控制器运行频率高于100 MHz,数据处理效率大于95%,适用于视频采集数据缓存及大型LED显示控制中。

基于FPGA的SDRAM控制器设计

介绍了SDRAM的结构和控制时序特点 ,以及基于FPGA的SDRAM控制器设计的关键技术 ,并引入仲裁机制 ,从而实现了快速高效地控制SDRAM。

SDRAM及其可编程逻辑器件控制

对计算机内存 SDRAM的内部结构 ,主要信号及其时序控制作了详尽的介绍。提出了用可编程逻辑器件作为逻辑控制芯片对内存条进行控制 ,从而使在工程项目中使用计算机内存条成为可能 ,为需要大容量高速存储器的电子设计提供了一种新的思路。

基于ANSYS的DDR4 SDRAM信号完整性仿真方法研究

半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整性仿真方法。利用IBIS 5.0模型中增加的复合电流(Composite Current)、同步开关输出电流等数据,对DDR4 SDRAM高速电路板的信号完整性进行更准确的仿真分析。仿真结果表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise,SSN)都得到明显改善;在不加去耦电容的情况下,将输入信号由PRBS码换成DBI信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。

基于FPGA和DDR3 SDRAM的高精度脉冲发生器设计与实现

文章介绍了一种基于现场可编程门阵列(field-programmable gate array,FPGA)和第三代双倍速率同步动态随机存储器(third generation of double-data-rate synchronous dynamic random-access memory,DDR3 SDRAM)的1 ns精度脉冲发生器的实现方案。该设计在提高精度和增加指令存储空间的同时,兼顾了2 ns精度脉冲发生器多通道、可编程、可与外部时钟同步等特点。最后,通过金刚石中的氮-空位(nitrogen-vacancy,NV)电子自旋拉比振荡实验验证了1 ns精度脉冲发生器相对于2 ns精度脉冲发生器的优越性。

行波故障定位系统中数据采集卡的设计与实现

提出一种用于行波故障定位系统的高速、高精度、多通道同步数据采集卡的设计和实现方法。首先给出了采集卡的总体结构及工作原理,然后详细介绍了采集卡硬件和软件的设计和实现思路。硬件以现场可编程门阵列(field programmable gate array,FPGA)为中央处理器,以高速、高精度、低功耗的模数转换器为信号转换单元,配备先进先出高速缓存,同步动态随机存储器和全球定位系统同步时钟接收模块。软件主要包括FPGA编程和外部设备互连PCI总线驱动程序。该采集卡能实现每路100 MHz的采样速率和16位高精度3路模拟输入的同步采集,并为采集的数据附加时标,可有效解决故障行波的高速、高精度数据采集问题。

视频图像采集及网络传输系统的设计

为满足特殊行业对高分辨率视频监控的需求,设计一种基于FPGA(Field Programmable Gate Array)的视频图像采集及网络传输系统。采用IIC(Intel-Integrated Circuit)协议,利用FPGA实现对图像传感器寄存器的配置,图像传感器输出分辨率为1 024×768、帧率为8 Hz、16位数字YCbCr的视频信号至FPGA,FPGA对接收的视频信号按照4 Hz的帧率进行采样存储。采用DDR SDRAM存储器作为帧缓存,接收的视频信号通过FPGA内部的以太网控制器模块打包成以太网数据帧格式,通过物理层芯片接口模块发送到外部物理层芯片,图像传感器采集的视频数据可通过以太网进行远距离传输。该系统设计采用VHDL(Very-High-Speed Integrat-ed Circuit Hardware Description Language)语言实现,并在Xilinx FPGA上验证。验证结果表明,该系统可有效传输高分辨率视频图像。

基于FPGA的双口RAM在信号采集中的应用

应用FPGA技术构造双口RAM,实现了高速信号采集系统中的海量数据存储和时钟匹配,功能仿真验证了设计的正确性。

基于PCI总线的行波数据采集系统

在行波故障测距中,传统的数据采集系统无法满足采集高速变化的暂态电压、电流行波的要求,难以实现故障的精确定位。笔者研制了一种基于PCI总线的高速数据采集系统,介绍了系统原理和硬件电路。以现场可编程门阵列(Field Programmable Gate Array,FPGA)作为中央处理器,通过高速A／D转换、同步动态随机存储器(Synchronous Dynamic Random Access Memory,SDRAM)和先进先出(First In First Out,FIFO)高速缓冲存储及PCI总线传输实现高速数据采集。该系统可实现高达100MHz的采样频率,能有效解决输电线路暂态行波的采集问题,在故障定位及微机保护中均能得到广泛应用。

用FPGA实现嵌入式视频图像信号实时采集

提出了一种基于FPGA的嵌入式视频图像信号实时采集系统,采用SAA7111A对信号进行A/D变换,并用FPGA与SDRAM实现大容量的双帧缓存。详细说明双口存储器、有限状态机的实现及隔行扫描到逐行扫描的转换、乒乓互锁工作机制等。本系统可用在安全监控、工业图像检测、机器视觉等领域。

一种避免页迁移的混合内存页管理策略

相变存储器(Phase-change Memory,PCM)具有非易失性、能耗低、密度大等诸多优点,将成为下一代主流存储器.然而,相变存储器的写操作速度慢以及写次数有限的特征限制其立马替代现有主流的双倍速率同步动态随机存储器(DDR系列).为了发挥两种存储介质各自的优势,目前主要采用混合内存的体系结构,该结构不仅包括新型的相变存储器同时还包括传统的动态随机存储器.针对混合内存结构,数据划分变得尤为重要,目前大多数划分算法采用页面迁移作为保障效率和损耗的手段.但是迁移需要消耗大量的处理器资源,同时导致大量不必要的写相变存储器的操作,降低混合内存系统的性能和寿命.为了减少迁移操作带来的效率损失,本文提出一种避免页迁移的混合内存页管理策略(PMP)提高混合内存系统的性能和寿命.该策略最大的优势在于提出了一种基于虚拟内存页的访存行为特征分析方法,能够高效准确的获取各页的访存行为,所以在系统运行过程中避免因页分配错误导致的页迁移操作.实验表明本文提出的避免页迁移的混合内存页管理策略(PMP)能够有效的提高混合内存系统的性能和寿命.

实时SAR成像系统矩阵原位转置的实现

在合成孔径雷达成像处理系统中,矩阵转置已成为影响系统实时性的重要因素。为提高矩阵转置效率,提出一种用于快速矩阵原位转置的方案,基于现场可编程门阵列和同步动态随机存储器(SDRAM)实现该方案。系统测试结果表明,读写平均效率达到SDRAM峰值带宽的64%,验证了该方法可有效提高矩阵转置的总体效率。

工业打印系统数据通道设计

为了搭建研究可变数据印刷所需的硬件平台,设计了一种新型的数字印刷系统。该设计主要通过ARM作为上位机跟用户交流,并把处理后的数据发送给FPGA,再由FPGA对数据进行缓存处理,并把数据以喷头所需的特定时序发送给XJ500喷头进行打印。其中数据缓冲部分使用了两片SDRAM作为缓冲,采取乒乓的方法可以同时对每片SDRAM进行读写,这样大大加快了数据的传输速度,由于使用了SDRAM,所以成本低缓冲容量大。最终做出了能稳定喷印数据的样机证明这个设计合理可行。

多体交叉方式实现大容量FIFO缓存

先进先出缓存是数据采集与处理设备中不可或缺的器件。尤其当使用响应慢或传输速率起伏大的数据存贮设备进行实时数据采集时,就更需要容量大、带宽高的高性能先进先出缓存。当该需求远超过集成FIFO产品的支持时,用动态存贮器实现先进先出缓存就成为惟一选择。本文根据动态存贮器在数据采集与处理设备中实现高速大容量先进先出缓存的应用需求,研究一种基于动态存贮器多体交叉结构实现高性能透明双端口缓存的方法,包括存贮组织、控制以及对容量、数据带宽的性能分析。在此基础上研制出样机,测试表明该方法的有效性及可行性。

微型近红外光谱仪的光谱信号采集系统设计

基于工业、农业、医药检测以及航空航天领域对微型近红外光谱仪的便携化使用需求,本文针对微型近红外光谱仪的嵌入式系统开展设计研究。光谱信号采集系统是微型近红外光谱仪嵌入式系统的一个重要组成部分,包括数据采集、存储以及实时传输等部分。本文以现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)为主控芯片,同步动态随机存取存储器(Synchronous Dynamic Random Access Memory,SDRAM)为数据存储芯片,配合FPGA芯片内的先进先出存储器(First Input First output,FIFO)进行数据的读写缓存。相对于传统的光谱信号采集方案,本论文提高了数据的存储容量、减小了系统的硬件体积便于近红外光谱仪的微型化。同时,SDRAM作为数据存储芯片相对于传统方案来说价格更为低廉,因此整个系统的硬件成本大大降低。通过编写相应的功能测试文件对系统的控制逻辑进行了验证,结果表明光谱信号采集系统的时序控制逻辑可行,能够正确控制光谱信号采集、大容量存储和实时传输等操作。

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一,常用于满足不同层次的数据交换与存储需求.然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素,都可能导致CPU对存储器访问稳定性的下降.针对同步动态随机读写存储器(synchronous dynamic random access memory,SDRAM)接口的时钟信号提出了一种自适应同步的训练方法,即利用可控延迟链使时钟相位按照训练模式偏移到最优相位,从而保证了存储器访问的稳定性.在芯片内部硬件上提供了一个可通过CPU控制的延迟电路,用来调整SDRAM时钟信号的相位.在系统软件上设计了训练程序,并通过与延迟电路的配合来达到自适应同步的目的:当CPU访问存储器连续多次发生错误时,系统抛出异常并自动进入训练模式.该模式令CPU在SDRAM中写入测试数据并读回,比对二者是否一致.根据测试数据比对结果,按训练模式调整延迟电路的延迟时间.经过若干次迭代,得到能正确访问存储器的延迟时间范围,即"有效数据采样窗口",取其中值即为SDRAM最优时钟相位偏移,完成训练后对系统复位,并采用新的时钟相位去访问存储器,从而保证读写的稳定性.仿真实验结果表明,本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置,并以此计算出最佳的延迟单元数量,从而实现提高访问外部SDRAM存储器稳定性的目的.

基于FPGA的高分辨率数字脉冲信号发生器的设计与实现

文章以现场可编程门阵列(field-programmable gate array,FPGA)芯片为核心器件,同时使用同步动态随机存储器(synchronous dynamic random access memory,SDRAM)芯片作为存储元件,提出了一种基于FPGA芯片的多通道数字脉冲信号发生器的设计方案,以弥补FPGA内部随机存储器(random access memory,RAM)资源少的缺点。该方案采用直接波形发生方式生成脉冲数据,在向FPGA发送之前对该脉冲数据进行编码以减少通信流量和降低所需的存储空间,且所产生的脉冲信号的最小分辨率达到2 ns。设计集成度高,应用灵活,采用FPGA和SDRAM相结合的方式能极大地降低设计的成本,同时也可以极大地提升系统的存储能力。