基于45 nm SOI CMOS工艺的10 bit、125 MS/s过零检测Pipeline-SAR ADC设计

基于45nm SOI CMOS工艺,设计了一款两级流水线级联型逐次逼近ADC(Pipeline-SAR ADC).摒弃了传统流水线结构中大功耗级间运算放大器,采用过零比较器和受控电流源完成级间余量放大功能,极大地减小了ADC的功耗.分析了子ADC中比较器失调对ADC精度的影响,提出了一种具有失调校准的动态比较器,满足了高精度、高速度的要求.此外,在设计逐次逼近结构时,采用共模切换、上极板采样和全定制控制逻辑等技术进一步降低了系统功耗.仿真结果显示,ADC在125 MS/s、奈圭斯特输入频率下,实现了60.46dB的信噪失真比和77.33dB的无杂散动态范围,有效位数为9.75bit,系统总功耗只有1mW.ADC的FoM值仅为9.29fJ/step,较其他工作有很大的提升.

一种GHz高频应用的低失调高速CMOS动态比较器

提出了一种由改进的前置差分运算放大器和差分式锁存器构成的高频、高速、低失调电压的动态比较器。前置预差分放大器采用PMOS交叉互连的负载结构,提升差模增益,进而减小输入失调。后置输出级锁存器采用差分双尾电流源抑制共模噪声,改善输出级失调,并加速比较过程。采用一个时钟控制的开关晶体管替代传统复位模块,优化版图面积,在锁存器中构建正反馈回路,加速了比较信号的复位和输出建立过程。采用65 nm/1.2 V标准CMOS工艺完成电路设计,结合Cadence Spectre工艺角和蒙特卡洛仿真分析对该动态比较器的延时、失调电压和功耗特性进行评估。结果表明,在1.2 V电源电压和1 GHz采样时钟控制下,平均功耗为117.1μW;最差SS工艺角对应的最大输出延迟仅为153.4 ps;1 000次蒙特卡罗仿真求得的平均失调电压低至1.53 mV。与其他比较器相比,该动态比较器的电压失调和高速延时等参数有明显优势。