SOI晶体管和电路的瞬时电离辐射效应研究

基于全介质隔离的绝缘硅(Silicon-on-insulator,SOI)器件与体硅器件的瞬时电离辐射效应存在差异,采用1 064 nm/12 ns激光装置开展了三种SOI晶体管的激光辐照试验,测试了不同激光能量下的晶体管光电流;采用脉冲γ射线辐射源开展了SOI集成电路的瞬时γ剂量率辐射试验,测试了不同剂量率条件下的电路功能、电参数和触发器链状态。研究表明:在相同激光能量条件和相同特征尺寸条件下,SOI晶体管的光电流峰值约为体硅晶体管的3.5%;SOI集成电路在1.0×10^(9)~4.2×10^(11) rad(Si)·s^(-1)的试验剂量率范围内无闭锁效应,但存在显著的翻转效应,表现为功能短暂中断、电流和电压波动以及大量触发器状态错误。翻转效应的主要原因包括晶体管本身的翻转和印刷电路板(Printed Circuit Board,PCB)板级电路的电压波动。

SOI高压LDMOS器件氧化层抗总电离剂量辐射效应研究

绝缘体上硅(SOI)高压横向扩散金属氧化物半导体(LDMOS)器件是高压集成电路的核心器件,对其进行了总电离剂量(TID)辐射效应研究。利用仿真软件研究了器件栅氧化层、场氧化层和埋氧化层辐射陷阱电荷对电场和载流子分布的调制作用,栅氧化层辐射陷阱电荷主要作用于器件沟道区,而场氧化层和埋氧化层辐射陷阱电荷则主要作用于器件漂移区;辐射陷阱电荷在器件内部感生出的镜像电荷改变了器件原有的电场和载流子分布,从而导致器件阈值电压、击穿电压和导通电阻等参数的退化。对80 V SOI高压LDMOS器件进行了总电离剂量辐射实验,结果表明在ON态和OFF态下随着辐射剂量的增加器件性能逐步衰退,当累积辐射剂量为200 krad(Si)时,器件的击穿电压大于80 V,阈值电压漂移为0.3 V,器件抗总电离剂量辐射能力大于200 krad(Si)。

一种注入增强型快速SOI-LIGBT新结构研究

薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor, LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement, IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。

基于0.15μm SOI工艺的耐高温短沟器件设计与实现

绝缘体上硅(Silicon on insulator,SOI)技术在200~400℃高温器件和集成电路方面有着广泛的应用前景,但对于沟道长度≤0.18μm的短沟道器件在200℃以上的高温下阈值电压漂移量达40%以上,漏电流达μA级,无法满足电路设计要求。本文研究了基于0.15μm SOI工艺的1.5 V MOS器件电特性在高温下的退化机理和抑制方法,通过增加栅氧厚度、降低阱浓度、调整轻掺杂漏离子注入工艺等优化方法,实现了一种性能良好的短沟道高温SOI CMOS器件,在25~250℃温度范围内,该器件阈值电压漂移量<30%,饱和电流漂移量<15%,漏电流<1 nA/μm。此外采用仿真的方法分析了器件在高温下的漏区电势和电场的变化规律,将栅诱导漏极泄漏电流效应与器件高温漏电流关联起来,从而定性地解释了SOI短沟道器件高温漏电流退化的机理。

100 V SOI厚栅氧LDMOS器件设计与优化

基于高压模拟开关需求,对100 V绝缘体上硅(SOI)厚栅氧横向扩散金属氧化物半导体(LDMOS)器件开展研究。利用仿真软件,研究了该LDMOS器件的结构参数,包括漂移区长度、漂移区掺杂剂量、多晶硅栅场板长度对LDMOS器件击穿电压的影响。采用沟道离子补偿注入的方法,通过控制沟道区调整沟道区硼离子注入剂量,调节器件的阈值电压,同时通过优化N阱区(N-well)注入窗口长度改善器件的饱和电流。

热老化对不同封装形式SOI基压阻式芯片的影响

采用热老化的手段提高封装后芯片的输出稳定性及使用寿命,并对热老化温度与老化时间的匹配问题进行了研究。首先介绍了压阻传感器的老化机理,然后在不同温度下对同批次不同封装形式绝缘体上硅(SOI)基压阻芯片进行老化,并对芯片老化前后数据进行对比。结果表明,300℃加电老化情况下,芯片稳定输出的时间为12h,且老化后芯片的各项指标均有改善。在温度允许范围内,适当的老化温度可以使芯片达到稳定输出状态,提升工作效率的同时为优化SOI基压阻芯片的老化时间提供了参考。

3D-SOI像素芯片逻辑层的设计与实现

环形正负电子对撞机(CEPC)实验对顶点探测器的空间分辨率提出了极为苛刻的要求。SOI像素传感器芯片CPV-4使用了3D堆叠技术来满足CEPC需要的高空间分辨率。本文主要研究在3DSOI技术下CPV-4的逻辑层电路设计与验证。逻辑层作为CPV-43D芯片的上层部分包含粒子击中信息的存储和读出功能,采用了紧凑的像素逻辑设计和高效的优先级编码读出逻辑设计。测试系统基于IPBUS协议实现了逻辑交互、数据传输和用户界面的软硬件功能,同时开发了模仿逻辑层功能和接口的仿真器模块。通过对仿真器模块、单独的上层芯片以及3D堆叠后的片上逻辑层进行对比测试,完整验证了片上逻辑层的电路功能,并证明了3D堆叠的键合、减薄和顶层金属化等工艺步骤对片上逻辑层没有不利影响。3D-SOI像素芯片的逻辑电路设计和3D堆叠技术研发取得了初步进展。

2μm波段Ge-on-SOI光电探测器的TPA探测

【目的】随着光通信技术的快速发展,工作在传统通信窗口的光通信系统未来可能会面临通信“波段紧缩”的状况。而在2μm波段,空芯光子带隙光纤的损耗可以低至0.2 dB/km,掺铥光纤放大器(型号为CTFA)在2μm波段的增益峰值可达30 dB,这些高性能器件的出现使得2μm波段有缓解通信“波段紧缩”的潜力,同时也对制作难度小且利于大规模生产的2μm波段硅基光电探测器提出了需求。硅基光电探测器的工作波段扩展主要方案有采用具有可调谐带隙的Ⅲ-Ⅴ族材料、引入低带隙宽度材料作为吸收区和利用吸收区材料在2μm波段新的光吸收机制等。而Ge具有非常高的双光子吸收(TPA)系数(1225 GW/cm@2μm),并且Ge-on-绝缘体上硅(SOI)光电探测器结构兼容标准硅光器件制作工艺,具有制作难度较低和成本较低的优势,是2μm光电探测器的一种较优方案。文章的研究目的是验证Ge-on-SOI光电探测器利用TPA这一特殊光吸收机制实现2μm波段光电探测的可行性。【方法】文章基于Ge材料在2μm波段较高的TPA效应产生电流的物理机制实现了2μm波段的光电探测。理论上,对Ge材料通过TPA效应产生的光生电流大小进行了分析与讨论;在实验上,基于片上硅基器件有源测试系统对商用波导型Ge-on-SOI光电探测器的光输入端(光栅耦合器)施加经过掺铥光纤放大器放大后的高功率2μm波段输入光,并调整光纤与光栅的对准以及输入光偏振态以尽可能减少输入光传输到Ge吸收层的损耗,最终通过探针获取探测器的TPA光生电流。【结果】在功率为21.9 dBm的2μm光信号输入下,该商用波导型Ge-on-SOI光电探测器在2μm波段产生了高至651 nA的TPA净光生电流,并近似获得了>10 mA/W的响应度。【结论】文章验证了通过Ge材料TPA效应实现2μm波段光电探测器的科学可行性,为基于TPA的2μm波段Ge-on-SOI光电探测器的设计提供了实验支撑。

SDB-SOI制备过程中工艺控制

SOI(Silicom-On-Insulator)晶圆是绝缘氧化物上有一层薄硅膜的硅晶圆。在SDB-SOI晶圆制备过程中,需要在进行晶圆键合、磨削、抛光等工序过程中,通过对键合空腔、顶硅厚度、顶硅TTV、顶硅形状、顶硅表面等参数的控制,可以降低后续工序加工难度,最终制备出高质量的产品。

基于45 nm SOI CMOS的56 Gbit/s PAM-4光接收机前端设计

在光接收电路设计中,光电二极管的寄生电容以及大的输入电阻会导致接收机带宽下降,造成严重的符号间干扰(Inter-Symbol Interference,ISI)。噪声性能是高速跨阻放大器(Transimpedance Amplifier,TIA)最重要的指标之一,跨阻值决定系统的噪声性能,同时也限制了数据速率。针对100G/400G互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)光接收机应用,基于45 nm绝缘衬底上的硅(Silicon-On-Insulator,SOI)工艺设计了一种采用四电平脉冲幅度调制(4-level Pulse Amplitude Modulation,PAM-4)、工作速率为56 Gbit/s(28 Gbaud/s)的低噪声光接收机前端放大器。小带宽TIA和用于带宽拓展的跨导/跨导(g_(m)/g_(m))放大器组成两级接收前端,在改善噪声性能的同时有效提高了带宽。采用反相器结构来增大先进CMOS工艺下的跨导和改善线性度。可变增益放大器(Variable Gain Amplifier,VGA)采用折叠Gilbert结构设计,采用并联峰化电感来提高带宽。整体电路的增益动态范围为51.6~70.6 dB,-3 dB带宽达到20.1 GHz;等效输入噪声电流密度为17.3 pA=Hz^(12);电路采用GF 45 nm SOI CMOS工艺实现,在1.1 V和1.3 V电源电压下功耗为65 mW;版图核心面积为600μm*240μm。

基于SOIS架构的星载设备虚拟访问设计

为了更好地解决航天器设备间互操作难、软件通用性弱等问题,文章对空间数据系统咨询委员会(CCSDS)的航天器星载接口业务(SOIS)架构中,基于标准业务和电子数据单(EDS)的星载数据系统架构进行了分析,提出了以标准业务和EDS的融合方式开展设备虚拟访问的设计方法。对设备发现、设备枚举、设备访问、设备虚拟、数据池以及访问管理业务及其相关原语进行了实例化设计,结合1553B总线为实现即插即用而设计的EDS,开展了初步的测试验证,证明了其可行性。文章提出的星载设备虚拟访问融合方式可为标准业务及其相关的电子数据单设计提供参考,有助于系统快速集成、软硬部件的重用。

薄硅膜SOI N型LDMOS浮体效应优化研究

为避免PD SOI浮体效应对高压N型LDMOS器件的击穿电压的影响,本文从SOI LDMOS器件的结构和工艺出发,分析了N型LDMOS衬底电荷积累的影响,研究体引出优化方法,通过流片验证了方案的可行,规避了浮体效应引起的击穿电压的降低及漏电增加,为SOI功率集成工艺的发展提供了相关解决方法。

FD-SOI器件中PMOS源漏区外延层形貌改善研究

阐述FD-SOI器件中SiGe-RSD形貌不规则是导致Si Cap层被金属扎穿的原因。针对这一问题,对SiGe-RSD的制备工艺进行逐层(L1/L2/L3)优化,最终制备出形貌规则、表面平整的样品。随后的接触通孔工艺环节Si Cap层未被扎穿,形成良好的合金,器件PMOSFET的性能也得到明显提升。

一种新型高抗辐照可配置SOI器件技术

本文介绍了一种新型的高抗辐照可配置SOI(configurable-SOI,CSOI)器件技术。CSOI器件在制备完成后,可以通过改变配置层电压,实现对总剂量辐照引起的性能退化进行补偿、对单粒子引起寄生晶体管放大进行抑制,从而提升器件的抗辐照性能。基于CSOI工艺,研制出了高抗辐照4kb SRAM验证芯片。辐照实验证实,该芯片的抗总剂量水平达到6 Mrad(Si)、单粒子翻转阈值大于118(MeV·cm^(2))/mg,达到国际先进水平,有望应用于深空探测、核应急等极端领域。

UTBB SOI MOSFETs短沟道效应抑制技术

随着栅极长度、硅膜厚度以及埋氧层厚度的减小,MOS器件短沟道效应变得越来越严峻。本文首先给出了决定全耗尽绝缘体上硅短沟道效应的三种机制;然后从接地层、埋层工程、沟道工程、源漏工程、侧墙工程和栅工程等六种工程技术方面讨论了为抑制短沟道效应而引入的不同UTBB SOI MOSFETs结构,分析了这些结构能够有效抑制短沟道效应(如漏致势垒降低、亚阈值摆幅、关态泄露电流、开态电流等)的机理;而后基于这六种技术,对近年来在UTBB SOI MOSFETs短沟道效应抑制方面所做的工作进行了总结;最后对未来技术的发展进行了展望。

引入射频诱导效应的BCT PD-SOI MOSFET建模技术研究

为了精确模拟高漏源电压(V_(DS))条件下体接触(Body Contact,BCT)部分耗尽型(Partial Depletion,PD)绝缘体上硅(Silicon-on-Insulator,SOI)MOSFET器件的异常射频诱导效应,建立了一个基于碰撞电离和寄生BJT机理的RL网络模型。首先分析了SCBE模型的体区输出导纳参数,并利用该参数的解析式推导出一种电阻与电感串联的网络拓扑;然后基于直接提取法准确提取RL网络模型的参数;最后,通过仿真得出S21、S22参数分别在史密斯圆图的下半圆和上半圆按顺时针旋转的现象,同时在0.01~20 GHz范围内模型模拟的S参数与实测的S参数的相对误差为2.1%,验证了RL网络模型的有效性和准确性。

叠层SOI MOSFET不同背栅偏压下的热载流子效应

叠层绝缘体上硅(SOI)器件通过调节背栅偏压来补偿辐照导致的阈值电压退化,对于长期工作在辐射环境中的叠层SOI器件,热载流子效应也是影响其可靠性的重要因素。因此,采用加速老化的方法研究了叠层SOI NMOSFET在不同背栅偏压下的热载流子效应。实验结果表明,在负背栅偏压下有更大的碰撞电离,而电应力后阈值电压的退化却随着背栅偏压的减小而减小。通过二维TCAD仿真进一步分析了不同背栅偏压下的热载流子退化机制,仿真结果表明,背栅偏压在改变碰撞电离率的同时也改变了热电子的注入位置,正背栅偏压下会有更多的热电子注入到离前栅中心近的区域,而在负背栅偏压下则是注入到离前栅中心远的区域,从而导致正背栅偏压下的阈值电压退化更严重。

高性能SOI基纳米硅薄膜微压阻式压力传感器的研究

针对高端领域对高性能微小量程压力传感器的迫切需求,设计并实现了一种应用于电子血压计的高性能SOI基纳米硅薄膜微压阻式压力传感器,并提出了相应的检测电路。根据小挠度弯曲理论设计了传感器方形敏感薄膜结构,确定了纳米硅薄膜压敏电阻的阻值大小和尺寸。采用ANSYS有限元分析(FEA)对所设计的传感器结构进行仿真,根据仿真结果确定了压敏电阻在膜片上的最佳放置位置。基于标准MEMS制造技术,在SOI基纳米硅薄膜上设计并实现了该压力传感器。实测结果表明,室温下,在0~40 kPa微压测量范围内所设计的传感器检测灵敏度可达0.45 mV/(kPa·V),非线性度达到0.108%F.S。在-40℃~125℃的工作温度范围内,温度稳定性好,零点温度漂移系数与灵敏度温度漂移系数分别为0.0047%F.S与0.089%F.S。所设计的压力传感器及其检测电路,在现代医疗、工业控制等领域具有较大的应用潜力。

SOI硅微剂量计物理结构设计中的电荷收集及能量沉积特性模拟研究

采用TCAD软件和蒙特卡罗方法对SOI硅微剂量计的电荷收集特性与能量沉积特性进行了研究。分析了电场分布随探测单元形状、尺寸、电极注入深度、入射粒子种类和能量的变化情况以及微剂量谱随探测单元形状以及聚甲基丙烯酸甲酯(PMMA)转换层厚度的变化情况。模拟结果表明,在10μm的范围内,硅探测单元采用圆柱型或立方体结构对电荷收集效率和能量沉积的影响均很小,探测单元高度越高、半径越小,电荷收集效率越高,PMMA转换层的厚度对微剂量谱有一定的影响,随着PMMA厚度增加,中子和γ射线与PMMA作用产生的次级粒子被阻止在硅灵敏区内的份额增加,导致了微剂量谱峰值的增高。

基于SOI模型的力学概念多元表征教学策略探索

力学概念本身的抽象性及学习者表征能力间的差异性都给教学带来了很大的挑战。多元表征教学则可以实现化抽象知识为形象具体,进而提高学生的认知能力。本研究基于多元表征理论,结合SOI模型,探索出力学概念多元表征教学框架,并提炼出力学概念的多元表征教学策略,旨在帮助学生掌握并深度理解力学概念,从而提升课堂教学的有效性。